[发明专利]芯片封装结构

说明书

技术领域

本发明涉及一种包含至少一可堆叠芯片的芯片封装。

背景技术

芯片堆叠技术可让两芯片更为靠近，由此实现两芯片间更快数据传输及消耗较少的能量。记忆芯片可堆叠一起，以获得具有更大储存空间的记忆模块。除堆叠相同的两芯片外，具不同功能的芯片也可堆叠一起，以结合不同功能。

在一记忆芯片堆叠中，每个记忆芯片具有一芯片选择电极(chip select(CS)terminal)。芯片选择电极是用于启动记忆芯片。例如，一动态存取记忆体芯片可有列地址选通(row address strobe；RAS)、行地址选通(column address strobe)或芯片选择接点(chip select pin)作为芯片选择电极。当信号施加在位于记忆芯片堆叠中的芯片的芯片选择电极时，该芯片可存取，而其他芯片则不能。

传统上，施加在记忆芯片堆叠中的信号是流经导线(wires)。这些导线需额外的制程来形成，故会增加制作成本。此外，长导线会造成信号延迟，且会占据较多的空间，导致制作出大的记忆芯片堆叠。

发明内容

针对上述问题，新的封装芯片被提出。

本发明一实施例的芯片封装结构包含至少一芯片。至少一芯片包含一基材、一芯片电路、复数个绝缘层、一芯片选择电极、复数个第一导体、复数个第一垂直连接件、复数个第二垂直连接件、一第三垂直连接件、一第四垂直连接件、一第二导体、复数个第一接垫，以及复数个第二接垫。芯片电路形成于基材上。复数个绝缘层形成于基材上。芯片选择电极形成于基材上或在该复数个绝缘层内。芯片选择电极连接芯片电路，以启动该芯片电路。复数个第一导体被该复数个绝缘层分开在不同高度上。复数个第一垂直连接件分别连接该复数个第一导体，并延伸至基材的一表面，其中该表面与该复数个绝缘层是相对的。复数个第二垂直连接件分别连接该复数个第一导体，并延伸至该复数个绝缘层的一表面，其中该复数个绝缘层的表面与基材是相对的。第三垂直连接件电性连接芯片选择电极，并延伸至基材的表面。第四垂直连接件贯穿该复数个绝缘层与基材。第二导体形成于该复数个绝缘层的表面，并连接第四垂直连接件。复数个第一接垫形成于基材的表面，并对应地连接该复数个第一垂直连接件、第三垂直连接件和第四垂直连接件。复数个第二接垫形成于该复数个绝缘层的表面，并对应连接该复数个第二垂直连接件。

本发明一实施例的芯片封装包含至少一芯片。至少一芯片包含一基材、一芯片电路、复数个绝缘层、一芯片选择电极、复数个第一导体、复数个第一垂直连接件、复数个第二垂直连接件、一第三垂直连接件，以及一第二导体。芯片电路，形成于基材上。复数个绝缘层，形成于基材上。芯片选择电极形成于基材上或在额外的绝缘层内。额外的绝缘层覆盖一电路，该电路形成于基材上并连接芯片电路，以启动该芯片电路。复数个第一导体被该复数个绝缘层分开在不同高度上。复数个第一垂直连接件分别连接该复数个第一导体，并延伸至基材的一表面，其中该表面与该复数个绝缘层是相对的。复数个第二垂直连接件分别连接该复数个第一导体，并延伸至该复数个绝缘层的一表面，其中该复数个绝缘层的表面与基材是相对的。第三垂直连接件电性连接芯片选择电极，并延伸至该复数个绝缘层的表面。第二导体形成于额外的绝缘层的一表面，并连接第三垂直连接件。

本发明实施例的芯片封装使用垂直连接件及形成在不同高度且连接垂直连接件的导体来启动芯片。因此，信号传输路径短，且制造成本低。

附图说明

图1A为本发明一实施例的芯片封装的示意图。

图1B为本发明一实施例的芯片封装的示意图。

图2A为本发明另一实施例的芯片封装的示意图。

图2B为本发明另一实施力的芯片封装的示意图。

图3为本发明另一实施例的芯片封装的示意图。

图4为本发明另一实施例的芯片封装的示意图。

其中，附图标记说明如下：

1、1b、1'、1b'、2、2' 芯片封装结构

11、11b、11'、11b'、21、21' 芯片

12 电路板

13 凸块

14 接垫

111 基材

112 绝缘层

113 芯片选择电极

114 第一导体

115 第一垂直连接件

116 第二垂直连接件

117 第三垂直连接件

118 第四垂直连接件

119 第二导体

120 第一接垫(或含凸块)