[发明专利]一种基于双体内存系统的大数据实时排序处理器

说明书

技术领域

本发明涉及一种基于双体内存系统的大数据实时排序处理器及采用基于双体内存系统的大数据实时排序处理器的实时排序检索及增删改的方法。

背景技术

目前，计算机数据处理领域使用的排序算法，由于受到现有的线性单体内存结构的制约，各种排序算法在海量和大数据面前都有时间复杂度高、空间复杂度高、响应实时性差的缺点。如插入排序算法的速度瓶颈是找到要插入的存储位置后，最坏情况下要将所有的元素依次后移，这就使得插入排序算法的时间效率很低；平衡二叉搜索树在排序时由于其结构的特点要维持各结点间的链接指针，同样要增加空间复杂度和算法本身的复杂性。如何解决现有排序算法时间复杂度、空间复杂度高的问题，是本领域技术人员困扰已久的问题。

发明内容

针对上述情况，为克服现有技术之缺陷，本发明之目的就是提供一种基于双体内存系统的大数据实时排序处理器，可有效解决现有排序算法时间复杂度、空间复杂度高的问题。

本发明解决的技术方案是，一种基于双体内存系统的大数据实时排序处理器，由Intel 64位或AMD 64位或Intel IA64架构的CPU和双体内存系统组成，CPU和双体内存系统间通过数据总线、地址总线和控制总线连接；

所述的双体内存系统由内存体1和内存体2组成，内存体1和内存体2分别都有n+1个存储单元，这些存储单元的地址编号为0,1,2,…，n；

内存体1的i号地址存储单元和内存体2的i号地址存储单元之间在批量传输控制信号线CE的控制下由单向数据线分别联通，i=0,1,2,3,…n；

内存体2的i号地址存储单元和内存体1的i+1号地址存储单元之间在批量传输控制信号线CI的控制下由单向数据线分别联通；

内存体2的i+1号地址存储单元和内存体1的i号地址存储单元之间在批量传输控制信号线CD的控制下由单向数据线分别联通；

双体内存系统中内存体1的各存储单元的数据并行传输到内存体2的相同地址的存储单元中的实现方法是：内存体1的i号地址存储单元和内存体2的i号地址存储单元的数据线通过三态门连接，在批量传输控制信号线CE的统一控制下，实现将内存体1的各存储单元的数据在一个内存读写周期内并行传输到内存体2的同一地址的存储单元中；

双体内存系统中内存体2的地址范围是[i,i+m]的连续多个存储单元的数据并行传输到内存体1的相应地址范围是[i+1,i+m+1]的各存储单元中的实现方法是：内存体2的k号地址存储单元和内存体1的k+1号地址存储单元的单向数据线通过三态门连接，在批量传输控制信号线CI的统一控制下，实现将内存体2的地址范围[i,i+m]的各存储单元的数据在一个内存读写周期内并行传输到内存体1的地址范围[i+1,i+m+1]的各存储单元中；其中，m为非负整数；k=i，i+1，…，i+m；

双体内存系统中内存体2的地址范围是[i+1,i+m+1]的连续多个存储单元的数据并行传输到内存体1的相应地址范围是[i,i+m]的各存储单元中的实现方法是：内存体2的k+1号地址存储单元和内存体1的k号地址存储单元的单向数据线通过三态门连接，在批量传输控制信号线CD的统一控制下，实现将内存体2的地址范围[i+1,i+m+1]的各存储单元的数据在一个内存读写周期内并行传输到内存体1的地址范围[i,i+m]的各存储单元中；其中，m为非负整数；k=i，i+1，…，i+m。

一种采用基于双体内存系统的大数据实时排序处理器的实时排序检索及增删改的方法，包括以下步骤：

1）排序算法所用的有序数据表SeqList=（a₀, a₁, a₂,……，a_L）在内存体1中采用顺序存储结构存储，数据以升序顺序自低地址向高地址存储；a₀, a₁, a₂,……，a_L表示有序数据表SeqList中的各个数据元素，这里a₀≤a₁≤a₂≤……≤a_L ,即a₀, a₁, a₂,……，a_L单调增加；该有序数据表SeqList的长度Len=L+1；其中，L为非负整数；

2）新插入数据c到内存体1中的有序数据表SeqList时，首先采用二分查找算法，找到c元素的插入点存储单元的地址mid；