[发明专利]一种基于双体内存系统的大数据实时排序处理器

权利要求书

1.一种基于双体内存系统的大数据实时排序处理器，其特征在于，由Intel 64位或AMD 64位或Intel IA64架构的CPU和双体内存系统组成，CPU和双体内存系统间通过数据总线、地址总线和控制总线连接；

所述的双体内存系统由内存体1和内存体2组成，内存体1和内存体2分别都有n+1个存储单元，这些存储单元的地址编号为0,1,2,…，n；

内存体1的i号地址存储单元和内存体2的i号地址存储单元之间在批量传输控制信号线CE的控制下由单向数据线分别联通，i=0,1,2,3,…n；

内存体2的i号地址存储单元和内存体1的i+1号地址存储单元之间在批量传输控制信号线CI的控制下由单向数据线分别联通；

内存体2的i+1号地址存储单元和内存体1的i号地址存储单元之间在批量传输控制信号线CD的控制下由单向数据线分别联通；

双体内存系统中内存体1的各存储单元的数据并行传输到内存体2的相同地址的存储单元中的实现方法是：内存体1的i号地址存储单元和内存体2的i号地址存储单元的数据线通过三态门连接，在批量传输控制信号线CE的统一控制下，实现将内存体1的各存储单元的数据在一个内存读写周期内并行传输到内存体2的同一地址的存储单元中；

双体内存系统中内存体2的地址范围是[i,i+m]的连续多个存储单元的数据并行传输到内存体1的相应地址范围是[i+1,i+m+1]的各存储单元中的实现方法是：内存体2的k号地址存储单元和内存体1的k+1号地址存储单元的单向数据线通过三态门连接，在批量传输控制信号线CI的统一控制下，实现将内存体2的地址范围[i,i+m]的各存储单元的数据在一个内存读写周期内并行传输到内存体1的地址范围[i+1,i+m+1]的各存储单元中；其中，m为非负整数；k=i，i+1，…，i+m；

双体内存系统中内存体2的地址范围是[i+1,i+m+1]的连续多个存储单元的数据并行传输到内存体1的相应地址范围是[i,i+m]的各存储单元中的实现方法是：内存体2的k+1号地址存储单元和内存体1的k号地址存储单元的单向数据线通过三态门连接，在批量传输控制信号线CD的统一控制下，实现将内存体2的地址范围[i+1,i+m+1]的各存储单元的数据在一个内存读写周期内并行传输到内存体1的地址范围[i,i+m]的各存储单元中；其中，m为非负整数；k=i，i+1，…，i+m。

2.根据权利要求1所述的基于双体内存系统的大数据实时排序处理器，其特征在于，所述的内存体1和内存体2均为线性编址的内存储器。

3.根据权利要求1所述的基于双体内存系统的大数据实时排序处理器，其特征在于，所述的批量传输控制信号线CI和批量传输控制信号线CE在同一控制信号的控制下分段加电，以提高加到三态门控制端的电压的稳定性。

4.一种采用权利要求1所述的基于双体内存系统的大数据实时排序处理器的实时排序检索及增删改的方法，其特征在于，包括以下步骤：

1）排序算法所用的有序数据表SeqList=（a₀, a₁, a₂,……，a_L）在内存体1中采用顺序存储结构存储，数据以升序顺序自低地址向高地址存储；a₀, a₁, a₂,……，a_L表示有序数据表SeqList中的各个数据元素，这里a₀≤a₁≤a₂≤……≤a_L ,即a₀, a₁, a₂,……，a_L单调增加；该有序数据表SeqList的长度Len=L+1；其中，L为非负整数；

2）新插入数据c到内存体1中的有序数据表SeqList时，首先采用二分查找算法，找到c元素的插入点存储单元的地址mid；

3）在批量传输控制信号线CE的统一控制下，将内存体1中地址[0, L]单元中的数据元素并行复制到内存体2中地址[0, L]单元中，其中内存体1中地址[0, L]单元中的数据元素不变;

4）在批量传输控制信号线CI的统一控制下，利用内存体2中地址 [mid, mid+m]单元中的数据元素并行覆盖内存体1中地址 [mid+1, mid+m+1]单元中的数据元素；其中，m=L-mid；

5）在CPU的写内存单元指令控制下，将数据c插入到内存体1的地址为mid的存储单元中；

6）当有新数据插入有序数据表时，重复利用步骤2）至5)的操作，即可完成新数据的插入排序；

7）当需要在n个元素的有序数据表中检索任一数据时，利用二分查找算法即可，保证该查找算法的时间复杂度为O(logn)；

8）当需要在n个元素的有序数据表中修改任一数据时，首先利用二分查找算法找到该数据所在的存储单元，按要求修改即可，保证该修改算法的时间复杂度为O(logn)；

9）当需要在n个元素的有序数据表中删除任一数据时，首先利用二分查找算法找到该数据所在的存储单元的地址mid，利用权利要求1所述的“双体内存系统中内存体1的各存储单元的数据并行传输到内存体2的相同地址的存储单元中的实现方法”，在批量传输控制信号线CE的统一控制下，将内存体1中地址[0, L]单元中的数据元素并行复制到内存体2中地址[0, L]单元中，其中内存体1中地址[0, L]单元中的数据元素不变；然后，按照权利要求1所述的“双体内存系统中内存体2的地址范围是[i+1,i+m+1]的连续多个存储单元的数据并行传输到内存体1的相应地址范围是[i,i+m]的各存储单元中的实现方法”，在批量传输控制信号线CD的统一控制下，利用内存体2中地址[mid+1,Len-1]单元中的数据元素并行覆盖内存体1中地址 [mid,Len-2]单元中的数据元素，同时，将有序数据表SeqList的长度Len减1；该删除算法的时间复杂度为O(logn)。