[发明专利]改进的双掺杂浮栅晶体管

说明书

本发明涉及一种改进的双掺杂浮栅晶体管。根据本发明的一种浮栅晶体管，包括：半导体衬底；以及依次形成在所述半导体衬底上的隧道氧化层、浮栅层、栅间介质层、控制栅层，其中所述浮栅层包括叠层区域，所述叠层区域包括多个第一掺杂类型的多晶硅子层，所述多个第一掺杂类型的多晶硅子层彼此以层间介质层隔开，所述浮栅层还包括在所述叠层区域两侧的第二掺杂类型的第一反型区域，所述第二掺杂类型和第一掺杂类型不同。

技术领域

本发明涉及半导体制造工艺，更具体地，本发明涉及一种改进的双掺杂浮栅晶体管及其制造方法。

背景技术

浮栅MOSFET(FGMOS)是一种有别于传统MOSFET的新型晶体管结构。FGMOS的栅极和衬底之间是被电隔离的，形成一个浮动节点，即浮栅结构。随后，在浮栅结构上沉积多种控制/输入结构。这些控制/输入结构与浮栅结构也不是电连接的，而是容性连接的。由于浮栅结构被高电阻值材料完全包围，因此浮栅结构中所含的电荷可长期保持不变。通常，当浮栅中的电荷需要改变时，使用隧道效应和热载流子注入机制来改变浮栅结构中所保存的电荷量。

FGMOS被广泛用于诸如闪存(Flash Memory)的各种存储设备行业。编程效率(速度)和数据保存能力是考量FGMOS存储单元性能的两个重要指标。近年来，随着闪存产业的发展，期望先进的闪存设备能长达十年以上地保存数据，这对于FGMOS的性能提出了挑战。特别是随着存储密度的提高，FGMOS单元尺寸需不断地减小，隧穿氧化层的尺寸相应缩减，漏泄电流导致的电荷量丢失问题逐渐显现出来。因此，期望有更好地FGMOS结构来改善存储单元的性能，尤其是数据保存性能。

近年来提出的一种FGMOS结构是双掺杂浮栅(DDFG)结构，其中，形成P-N-P的浮栅来代替传统的单一N掺杂浮栅。图1A－1D示出现有技术领域的一种制作双掺杂浮栅晶体管的工艺过程。如图1A所示，通过本领域已知的适当工艺依次制备P型衬底层101、隧道氧化层102、N型浮栅多晶硅层103、栅间隔层104、控制栅多晶硅层105。接下去可沉积电介质材料作为硬掩模层106。硬掩模106可定义出栅极图形。随后，如图1B所示，向下刻蚀控制栅多晶硅层105、栅间隔层104、浮栅多晶硅层103、以及隧道氧化层102，使各层具有硬掩模106所定义的栅极图形。接下去，如图1C所示，采用大倾角离子注入工艺，使N型浮栅多晶硅层103的两侧被反型为P型区107，得到沿沟道长度的P-N-P双掺杂浮栅结构。某些工艺实践中，在得到如图1C所示的双掺杂浮栅叠层结构后，还可在浮栅叠层结构的两侧形成侧壁108，得到如图1D所示的结构。在形成双掺杂浮栅叠层结构后，可通过掺杂得到源区和漏区。

实验数据表明，采用上述这种双掺杂浮栅(DDFG)结构的FGMOS展示出了更好的编程速度和更佳的数据保存性能。因此，双掺杂浮栅方案是一种在业界受到高度关注的方案。

尽管现有技术给出了可行的双掺杂浮栅晶体管结构，但存储产业的不断发展始终需求一种性能更佳的改进结构。

发明内容

本申请为进一步改进双掺杂FGMOS在存储应用中的性能，对浮栅结构提出了改进。具体而言，本申请提出在浮栅结构中形成特殊的P-N-P双掺杂浮栅结构，其中N区是叠层区域，由多个被介质层隔开的多晶硅子层构成。本申请还提出一种特殊的双掺杂浮栅结构，其中反型P区四面包围中间的N区，从而沟道长度方向和沟道宽度方向均形成了P-N-P双掺杂结构。本申请还提出用于制造改进型浮栅结构的工艺。

具体地，本申请提出以下方案：

根据本发明的一个方面，提出一种浮栅晶体管，包括：半导体衬底；以及依次形成在所述半导体衬底上的隧道氧化层、浮栅层、栅间介质层、控制栅层，其中所述浮栅层包括叠层区域，所述叠层区域包括多个第一掺杂类型的多晶硅子层，所述多个第一掺杂类型的多晶硅子层彼此以层间介质层隔开，所述浮栅层还包括在所述叠层区域两侧的第二掺杂类型的第一反型区域，所述第二掺杂类型和第一掺杂类型不同。