[发明专利]一种带槽型结构的应变NLDMOS器件及其制作方法

说明书

技术领域

本发明涉及半导体技术，特别涉及一种N型横向扩散金属氧化物半导体场效应晶体管(NLDMOS)及其制作方法。

背景技术

无线通信系统、功率开关模块及其相关技术的飞速发展推动着功率集成电路的迅速发展，随着工作频率越来越高，其对电路及器件频率的要求越来越高。一方面，无线通信系统需要扩展信号的带宽，从而需要器件具有高的工作频率；另一方面，高的击穿电压需要长的漂移区和低的漂移区掺杂，这与降低漂移区电阻、提高频率和效率相矛盾。因此，在提高器件击穿电压的同时，降低漂移区电阻，提高其频率特性、输出效率、线性区特性等成为业界关注的焦点。

在射频功率器件中，LDMOS(横向扩散金属氧化物半导体场效应晶体管)器件凭借其良好的工艺兼容性和优良的性能，在射频功率器件中发挥着重要的作用。提高LDMOS击穿电压，降低漂移区电阻的方法主要有沟道工程和漂移区工程。沟道工程即通过对器件沟道长度的缩短、沟道的改进提高沟道载流子迁移率，进而提高器件的跨导和驱动能力，减小栅电容，从而提高器件频率。其中，提高沟道载流子迁移率的方法主要为改变沟道材料和向沟道中引入应力。漂移区工程主要是对漂移区结构和掺杂的改进以使漂移区全耗尽，漂移区电场分布更均匀以提高击穿，同时降低漂移区电阻以提高器件饱和特性，提高频率特性和输出效率等，主要有场板技术，卢瑟福技术和漂移区超晶结技术等。

向N型半导体材料中延载流子输运方向引入单轴张应力或在输运平面内引入双轴张应力可有效提升其电子迁移率，减小电阻。向P型半导体材料延载流子输运方向引入单轴压应力可有效提升其空穴迁移率，在载流子输运平面内的双轴张应力也可提升空穴迁移率，但效果相对较小。对于LDMOS，沟道应力主要通过氮化硅盖帽和锗硅虚拟衬底方式引入。然而锗硅虚拟衬底方式通常采用全局锗硅虚拟衬底方式，因为弛豫锗硅层上难以生长厚的应变硅层，而禁带宽度较窄的锗硅层在漂移区时其临界击穿电场较低，从而会导致漂移区可承受耐压降低，导致LDMOS击穿电压降低；而仅在沟道下方采用局部虚拟衬底技术则制作工艺复杂，成本较高。

现有的采用氮化硅盖帽向沟道中引入应力的LDMOS器件的结构如图1所示，包括半导体衬底1，沟道掺杂区2，漂移区3，源重掺杂区4，漏重掺杂区5，栅氧6，场氧7，栅8，应变氮化硅盖帽9。当整个器件只覆盖一种氮化硅薄膜时，对于小尺寸器件和栅厚度较大的大尺寸器件，可通过氮化硅的收缩使得沟道两侧衬底硅的收缩从而向沟道区引入张应力，但这种方式将会向漂移区中引入压应力；而对于栅厚度较小的大尺寸器件，沟道中心应力还受栅正上方氮化硅传下来的应力的影响，而栅向沟道传递的应力与源区和漂移区向沟道传递的应力类型相反，导致沟道应力减小，器件性能的提升受限。

对于传统MOS器件，由于源漏区高掺杂，自身电阻很小，故可以忽略源漏区应力对其电阻的影响。但对于LDMOS器件，由于漂移区掺杂较低且长度较长，漂移区电阻较大，这种情况下应力对漂移区电阻影响较大。LDMOS器件漂移区面积较大，受边界条件限制，难以通过直接覆盖应变氮化硅盖帽层方式向漂移区中引入有效应力以降低其电阻。

为了降低LDMOS漂移区电阻，采用的办法主要为提高漂移区掺杂浓度，但掺杂的增加将导致其耗尽区变窄，过高的漂移区掺杂会使漂移区不能全耗尽，从而使击穿电压降低。为了在增大漂移区掺杂，降低漂移区电阻的同时保证漂移区的全耗尽，卢瑟福技术的提出迅速获得广泛的推广，人们通过在漂移区的下方引入与漂移区相反类型的掺杂，从而在漂移区与漂移区下方之间形成P-N结，以N型LDMOS为列，漏端高压时，该P-N结反偏将促进漂移区的耗尽，从而可将漂移区掺杂提升，将其厚度减小，获得导通电阻降低与击穿电压的提升。但太薄的漂移区会使得漏端垂直方向击穿电压降低，故为保证击穿，漂移区厚度不能太小。于是又有研究者提出超晶结漂移区LDMOS器件，其结构如图2所示，包括半导体衬底1，沟道掺杂区2，漂移区3，源重掺杂区4，栅氧6，栅8，与漂移区掺杂类型相反的区域17。在N型掺杂的漂移区3中引入延源漏方向的P型掺杂的槽型条状区域17，通过P型掺杂的槽型条状区域17在关断时促进N型掺杂的漂移区3的耗尽，可实现漂移区全耗尽不受漂移区厚度的限制，有效避免垂直方向的击穿，从而提高器件的击穿电压。但P型掺杂的槽型条状区域17的存在减小了漂移区有效的导电区域，对降低漂移区寄生电阻不利，这也限制了器件性能的提高，尤其对RF(射频)、小尺寸LDMOS的性能影响较大。

发明内容