[发明专利]半导体器件及其制造方法

说明书

一种半导体器件制造方法，包括：在衬底上形成栅极沟槽；在栅极沟槽中依次形成栅极绝缘层、栅极导电层；在栅极导电层上形成TiN或者WN材质的阻挡层；采用ALD法淀积金属W层，进一步包括：步骤a1，交替通入SiH₄气体、与WF₆气体，反应形成不含B的第一类型W层；步骤a2，交替通入B₂H₆和SiH₄的混合气体、与WF₆气体，反应形成含有B的第二类型W层。依照本发明的半导体器件及其制造方法，在ALD法沉积W之时预先通入使用SiH₄气体，再通入B₂H₆和SiH₄混合气体交替反应方式形成ALD W薄膜，在保证了ALD W薄膜的填孔性能的同时，又避免了硼元素在阻挡层的界面富集以及穿透到高k材料中，并同时提升了W薄膜和阻挡层薄膜的粘附性，增大了W CMP工艺的窗口以及器件的可靠性。

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种能有效防止后栅工艺的金属栅极使用B₂H₆作为前驱物的ALD法制备W薄膜中硼元素的扩散、并且进一步有效提高ALD W薄膜和阻挡层之间的粘附性的半导体器件及其制造方法。

背景技术

MOSFET器件等比例缩减至45nm之后，器件需要高介电常数(高k)作为栅极绝缘层以及金属作为栅极导电层的堆叠结构以抑制由于多晶硅栅极耗尽问题带来的高栅极泄漏以及栅极电容减小。

后栅工艺目前广泛应用于先进IC制造，其通常是先去除假栅极，随后在留下的栅极沟槽中填充高k/金属栅(HK/MG)膜层的堆叠。HK和MK膜层的堆叠类型和厚度对于器件参数的确定是重要的，诸如阈值电压(Vt)、等效栅氧厚度(EOT)、平带电压(Vfb)，此外对于高深宽比(AR)结构孔隙填充率也有影响。

现有技术中金属栅(MG)顶部通常是CVD、PVD等常规方法制备的AL、Mo等金属，然而其台阶覆盖性能较差，而且后续的CMP工艺较难控制对于小尺寸器件的超薄金属层厚度而言，CVD、PVD法制备的MG质量较差，无法适用于40nm以下的工艺。

由于原子层沉积(ALD)具有基于化学吸收的表面限制反应，业界新近开始采用ALD方法来制备金属栅薄膜。ALD工艺过程并不取决于质量传输现象，并且应当提供固有的单层沉积以及在高深宽比(AR)缝隙中具有100％的台阶覆盖率。

在现有的利用ALD法制备HK/MG堆叠的工艺中，通常采用ALD法来制备位于MG之上的用作栅极填充层或电阻调节层的金属钨(W)层，由此提供具有良好台阶覆盖率和缝隙填充能力的共形成核层，使得能良好填充W以使其适用于40nm甚至更小尺寸的后栅器件。作为ALD法制备W而言，现有技术可以采用硅烷(SiH₄)或者硼烷(B₂H₆)与WF₆来作为前驱物，并且为了降低电阻率、提高缝隙填充能力以及台阶覆盖率，优选采用硼烷(B₂H₆)与WF₆。但是当选择硼烷(B₂H₆)作为前驱体时，生长的W薄膜之中会有大约17％的B，增大了器件接触电阻并且影响了阈值电压。然而，现有的栅极堆叠中的较薄的(例如约3nm厚)阻挡层，例如Ti、Ta、TiN、TaN无法有效阻挡硼(B)扩散进入金属栅极以及高k材料的栅极绝缘层中，将极大影响器件的性能。例如采用X射线光电子能谱分析(XPS)测定ALD法制备的W膜中各元素含量，可以得知约含有17.2％的B，势必改变器件的可靠性能。然而若增加阻挡层的厚度，则后续金属沉积时缝隙填充将会遇到困难和挑战，可能形成孔洞。

发明内容

因此，本发明的目的在于克服上述困难，提供一种能有效防止后栅工艺的金属栅极中硼扩散的半导体器件及其制造方法。