[发明专利]半导体器件的制造方法

说明书

本发明公开了一种半导体器件的制造方法。所述半导体器件包括：半导体衬底；位于半导体衬底上方的栅叠层，所述栅叠层包括栅极导体以及夹在栅极导体和半导体衬底之间的栅极电介质；位于栅叠层的侧面上的栅极侧墙；位于半导体衬底中的源区和漏区；以及分别与源区、漏区和栅极导体电连接的第一导电通道、第二导电通道和第三导电通道，其中所述第一导电通道和第二导电通道中的每个导电通道包括与栅极侧墙相邻的第一部分和位于栅极侧墙上方的第二部分，所述第一部分的顶部与栅极侧墙的顶部齐平，并且与所述第二部分的底部接触。该半导体器件利用栅极侧墙将栅极导体与第一和第二导电通道的第一部分隔开，从而减少了栅极与源极和漏极之间短接的发生。此外，第一和第二导电通道的第一部分和第二部分可以采用不同的导电材料，从而可以减小互连电阻和/或改善导热能力。

技术领域

本发明属于半导体技术，具体地涉及半导体器件的制造方法。

背景技术

随着半导体工艺的发展，半导体器件的特征尺寸越来越小。在芯片上器件集成密度增加，使得芯片的性能提高以及功能性增强。然而，高密度集成也产生了新的问题，例如，可靠性问题。在芯片中，由于半导体器件不同部分的导电通道之间的距离减小，越来越容易发生短接，甚至导致半导体器件失效。此外，由于导电通道的截面积减小，使得互连电阻和寄生电容也会随之增加，从而导致半导体器件的电性能劣化。

因此，期望进一步改进半导体器件的设计及其制造工艺，以满足半导体器件尺寸减小(scaling-down)的需求。

发明内容

本发明的目的在于提供一种半导体器件的制造方法。

根据本发明的第一方面，提供一种半导体器件，包括：半导体衬底；位于半导体衬底上方的栅叠层，所述栅叠层包括栅极导体以及夹在栅极导体和半导体衬底之间的栅极电介质；位于栅叠层的侧面上的栅极侧墙；位于半导体衬底中的源区和漏区；以及分别与源区、漏区和栅极导体电连接的第一导电通道、第二导电通道和第三导电通道，其中，所述第一导电通道和第二导电通道中的每个导电通道包括与栅极侧墙相邻的第一部分和位于栅极侧墙上方的第二部分，所述第一部分的顶部与栅极侧墙的顶部齐平，并且与所述第二部分的底部接触。

优选地，在所述半导体器件中，所述第一和第二导电通道中的每个导电通道的第一部分与第二部分是对准的。

优选地，所述半导体器件还包括：与栅极侧墙相邻的第一绝缘层；以及位于栅极侧墙上方的第二绝缘层，其中，所述第一和第二导电通道中的每个导电通道的第一部分位于第一绝缘层中，第二部分位于第二绝缘层中。

优选地，所述半导体器件还包括位于栅极导体顶部的阻挡绝缘层，所述第三导电通道穿过阻挡绝缘层接触栅极导体。

优选地，所述阻挡绝缘层的顶部与所述栅极侧墙的顶部齐平。

根据本发明的第二方面，提供一种半导体器件的制造方法，所述方法包括：提供一半导体衬底，所述半导体衬底中包括栅极、源区和漏区；在所述半导体衬底上方形成栅叠层，所述栅叠层包括栅极导体以及夹在栅极导体和半导体衬底之间的栅极电介质；在所述栅叠层的侧面上形成栅极侧墙；在栅极侧墙两侧分别形成与源区和漏区电连接的第一导电通道和第二导电通道的各自的第一部分；在栅极侧墙上方分别形成与源区和漏区电连接的第一导电通道和第二导电通道的各自的第二部分，所述第一部分的顶部与栅极侧墙的顶部齐平，并且与所述第二部分的底部接触；在栅极导体上方形成与栅极导体电连接的第三导电通道。

优选地，在所述方法中，所述第一和第二导电通道中的每个导电通道的第一部分与第二部分是对准的。

优选地，在所述方法中，在形成第一导电通道和第二导电通道的各自的第一部分的步骤之前，还包括在半导体衬底上形成第一绝缘层；以及在形成第一导电通道和第二导电通道的各自的第一部分和第二部分的步骤之间，还包括在第一绝缘层上形成第二绝缘层。

优选地，所述方法还包括：在栅极导体上方形成阻挡绝缘层。