[发明专利]半导体元件及其制造方法

说明书

技术领域

本发明涉及一种半导体元件及其制造方法。

背景技术

随着半导体元件集成度的提高，元件尺寸不断地缩小。元件中每个构件的尺寸愈来愈小，彼此间的距离也愈来愈近。一般而言，元件与元件之间藉由隔离结构来彼此隔离。现今较常使用的隔离结构为浅沟渠隔离结构(shallowtrenchisolation，STI)。在记忆元件中，适当的浅沟渠隔离结构能提高栅极耦合比(gatecouplingratio，GCR)、减少相邻记忆元件间的干扰、同时使记忆元件具有良好的可靠度。

发明内容

本发明的目的在于，提供一种新的半导体元件及其制造方法，所要解决的技术问题是使其能够提高栅极耦合比、减少相邻记忆元件间的干扰,并且使半导体元件具有良好的可靠度，非常适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体元件，包括基底、多个第一介电层、多个第一导体层以及多个隔离结构。所述基底具有多个沟渠。所述第一介电层分别配置于相邻两个所述沟渠之间的所述基底上。所述第一导体层配置于所述第一介电层上。所述隔离结构位于所述沟渠中，每一隔离结构包括平坦区与凹陷区，所述平坦区的上表面高于所述第一介电层的上表面。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的半导体元件，其中所述凹陷区为U形、V形、梯形、乳头形、W形或阶梯形。

前述的半导体元件，其中所述凹陷区的底面低于所述平坦区的上表面，并且高于所述第一介电层的上表面。

前述的半导体元件，还包括：第二导体层以及第二介电层。所述第二导体层配置于所述第一导体层与所述隔离结构上；所述第二介电层配置于所述第一导体层与所述第二导体层之间以及所述隔离结构与所述第二导体层之间。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体元件的制造方法，包括：在基底上依序形成第一介电层与第一导体层。图案化所述第一导体层与所述第一介电层，并且在所述基底中形成多个沟渠。在所述沟渠中形成多个隔离材料层。移除部分所述隔离材料层，以形成多个隔离层，裸露出所述第一导体层的侧壁。移除部分所述隔离层，以形成多个隔离结构，每一隔离结构包括平坦区与凹陷区。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的半导体元件的制造方法，其中所述移除部分所述隔离层的步骤包括：在每一第一导体层的侧壁上形成第一衬间隙壁。以所述第一衬间隙壁为罩幕，蚀刻所述隔离层。移除所述第一衬间隙壁。

前述的半导体元件的制造方法，其中蚀刻所述隔离层的方法包括干式蚀刻法。

前述的半导体元件的制造方法，其中移除所述第一衬间隙壁的方法包括湿式蚀刻法。

前述的半导体元件的制造方法，还包括：在移除所述第一衬间隙壁之前，在所述第一衬间隙壁的侧壁形成第二衬间隙壁。以所述第一衬间隙壁以及所述第二衬间隙壁为罩幕，蚀刻部分所述隔离层。移除所述第一衬间隙壁与所述第二衬间隙壁。

前述的半导体元件的制造方法，其中移除部分所述隔离材料层的方法包括干式蚀刻法。

本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明半导体元件及其制造方法至少具有下列优点及有益效果：本发明的半导体元件及其制造方法能够提高栅极耦合比、减少相邻浮置栅极间的干扰，并且使半导体元件具有良好的可靠度。

综上所述，本发明是有关于一种半导体元件及其制造方法。所述半导体元件包括基底、第一介电层、第一导体层以及隔离结构。基底具有沟渠；第一介电层配置于相邻两个沟渠之间的基底上；第一导体层配置于第一介电层上；隔离结构位于沟渠中，包括平坦区与凹陷区，平坦区的上表面高于第一介电层的上表面。本发明在技术上有显著的进步，并具有明显的积极效果,诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。

附图说明

图1A至图1H是根据本发明一实施例所绘示的半导体元件的制造流程的剖面示意图。

图2至图5是依照本发明其他实施例所绘示的半导体元件的剖面示意图。

图6A至图6B是根据本发明另一实施例所绘示的半导体元件的制造流程的剖面示意图。