[发明专利]制造具有无掺杂沟道的MOSFET的方法

说明书

技术领域

本发明涉及半导体领域，更具体地，涉及制造具有无掺杂沟道的MOSFET的方法。

背景技术

本专利文件中所描述的技术涉及金属氧化物半导体场效应管(MOSFET)，并且更具体地涉及用于HKMG CMOS(高介电常数K金属栅极互补金属氧化物半导体)器件的沟道设计。

半导体器件(例如MOSFET)的按比例缩小，使得在过去的几十年中，每个集成电路的单元功能的速度、性能、密度和成本不断改善。构建晶体管沟道的工艺的改善能够促进集成电路按比例缩小。

MOSFET可以制造在体型半导体衬底(平面型器件)或绝缘体上硅薄膜(SOI)型结构上。在栅极替换工艺中，伪栅极结构可以由例如多晶硅(poly)构成。在源极-漏极(S/D)加工开始或继续之后，伪栅极结构被去除并替换为导电的含金属栅极叠层，该导电的含金属栅极叠层覆盖体型半导体衬底中的S/D之间的沟道区域或者覆盖SOI结构的硅层中的S/D之间的沟道区域。

发明内容

本发明提供一种制造具有无掺杂沟道的MOSFET的方法，所述方法包括：在衬底上制造具有伪多晶硅栅极、伪层间(IL)氧化物和掺杂沟道的半导体结构；去除所述伪多晶硅栅极以及所述伪IL氧化物以暴露所述掺杂沟道；从所述衬底上的区域去除所述掺杂沟道；在所述衬底上的所述区域处形成用于所述半导体结构的无掺杂沟道；以及形成用于所述半导体结构的金属栅极。

优选地，所述去除所述伪多晶硅栅极包括干法和湿法蚀刻操作以将所述伪多晶硅栅极去除。

优选地，所述去除所述伪IL氧化物包括干法蚀刻操作以将所述伪IL氧化物去除。

优选地，所述去除所述掺杂沟道包括对所述衬底进行各向异性蚀刻操作。

优选地，形成无掺杂沟道包括采用外延工艺来生长所述无掺杂沟道。

优选地，所述制造具有无掺杂沟道的MOSFET的方法还包括通过对所述无掺杂沟道采用湿化学法在所述无掺杂沟道上方生长IL氧化物。

优选地，所述去除所述伪IL氧化物包括在去除所述掺杂沟道之前和之后均执行蚀刻操作。

根据本发明的另一方面，本发明还提供一种将半导体结构中的衬底上的掺杂沟道替换为无掺杂沟道的方法，所述方法包括：去除伪多晶硅栅极和伪层间(IL)氧化物以暴露所述掺杂沟道；从所述衬底上的区域去除所述掺杂沟道；以及在所述衬底上的所述区域处生长用于所述半导体结构的无掺杂沟道。

优选地，所述去除伪多晶硅栅极包括干法和湿法蚀刻操作以将所述伪多晶硅栅极去除。

优选地，所述去除伪IL氧化物包括干法蚀刻操作以将所述伪IL氧化物去除。

优选地，所述去除所述掺杂沟道包括对所述衬底进行各向异性蚀刻操作。

优选地，生长无掺杂沟道包括采用外延工艺以生长无掺杂沟道。

优选地，所述将半导体结构中的衬底上的掺杂沟道替换为无掺杂沟道的方法方法还包括通过对所述无掺杂沟道采用湿化学法在所述无掺杂沟道上方生长IL氧化物。

优选地，所述去除伪IL氧化物包括在去除所述掺杂沟道之前和之后均执行蚀刻操作。

根据本发明的又一方面，本发明提供一种形成于衬底中的掺杂阱上方并且具有无掺杂沟道区域的半导体结构，所述半导体结构包括：位于衬底中的源极和漏极区域；位于所述衬底中的掺杂阱中的无掺杂沟道区域，所述无掺杂沟道区域连接于所述源极和漏极区域之间；以及制造于所述无掺杂沟道区域上方的栅极叠层；其中，所述无掺杂沟道区域通过去除伪多晶硅栅极和伪层间(IL)氧化物以暴露所述掺杂阱中的掺杂沟道区域、从所述衬底去除所述掺杂沟道区域、以及在所述掺杂阱中生长无掺杂沟道区域以替换所述掺杂沟道区域而形成。

优选地，所述伪多晶硅栅极使用干法和湿法蚀刻操作去除。

优选地，所述伪IL氧化物使用干法蚀刻操作去除。

优选地，所述掺杂沟道使用各向异性蚀刻操作去除。

优选地，所述无掺杂沟道使用外延工艺生长。

优选地，所述伪IL氧化物通过在去除所述掺杂沟道之前和之后均执行蚀刻操作去除。

附图说明

基于下面的详细描述并同时阅读附图，能够最好的理解本公开的方案。值得注意的是，根据工业中的标准实践，各个部件没有按比例绘制。实际上，为了描述的清楚，可任意增大或减小各个部件的尺寸。

图1A是示例性晶体管的示意图，示出了实用掺杂技术可能在晶体管的沟道区域留下非均匀浓度的杂质；