[发明专利]一种具有凸面栅极结构的B4-Flash

说明书

技术领域

本发明涉及非易失性存储器，具体涉及一种具有凸面栅极结构的B4-Flash。 

背景技术

闪存是非易失存储器件的一种，传统的闪存利用浮栅极来存储数据，由于多晶硅是导体，浮栅存储的电荷是连续分布的。由于多晶硅是导体，浮栅极存储的电荷是连续分布的。当有一个泄漏通道的时候，整个浮栅极上存储的电荷都会通过这个泄漏通道丢失。因此限制闪存按比例缩小能力的最大障碍是其隧穿氧化层厚度不能持续减小。因为在薄的隧穿氧化层情况下，直接隧穿和应力引起的泄漏电流等效应都会对存储器的漏电控制提出巨大的挑战。随着闪存的普遍应用，最近发展的SONOS结构(Sillicon-Oxide-Nitride-Oxide-Sillicon，硅-氧-氮-氧-硅)，用具有电荷陷阱能力的氮化硅层取代原有的多晶硅存储电荷层，由于采用陷阱能级存储电荷，所以存储的电荷是离散分布的，这样就可以抑制由于电荷通过导电通道泄露，使可靠性大大提高。 

对于NOR闪存记忆单元，最重要的限制其尺寸继续缩减的是栅长的缩短。这主要是由于沟道热电子(channel Hot Electrons，简称CHE)注入编译方式要求漏端有一定的电压，而这个电压对源漏端的穿透有很大的影响，对于短沟道器件沟道热电子方式不适用。另外一个问题 是与NAND和AND数据存储器件相比，这限制了NOR闪存的编译率。根据文献“G.Servalli,et al.,IEDM Tech.Dig.,35_1,2005”预测，传统闪存结构的栅长缩小的物理极限是130nm。 

根据Shuo Ji Shukuri等人发表的文章“A 60nm NOR Flash Memory Cell Technology Utilizing Back Bias Assisted Band-to-Band Tunneling Induced Hot Electron Injection”提到了B4-Flash Memory的器件尺寸缩小的原理。 

如图1所示，典型的B4-Flash结构由衬底10，隧穿氧化层(tunnel oxide)11，电荷存储层12，阻挡介质层13和导电层(即门极)14组成。在衬底内包括源极(source)和漏极(drain)。该结构储存信息的原理是：当编译时，在导电层14施加一较大的电压，并将源漏极和衬底接地，由于隧穿效应使电子隧穿过隧穿氧化层11，存储在电荷存储层12的陷阱能级中。当擦除时，施加一负电压至导电层14，并将源漏极和衬底10接地，电荷存储层12的电子反向隧穿回衬底10。为使编译和擦除的速度提高，需要较薄的隧穿氧化层，然而如此薄的厚度会使电荷的保持能力和编译/擦除过程中的耐久性降低。但擦除的速度与电场强度成正比，电场越大，擦除速度越快。在该结构进行擦除过程中有两个隧穿过程：一是电子从电荷存储层12中隧穿到衬底10；二是电子从栅极经过阻挡介质层13进入电荷存储层12中。 

继续参照图1所示，在传统的SONOS的B4-Flash结构中，由于各层(隧穿氧化层11、电荷存储层12、阻挡介质层13、导电层14)上下表面均为水平面且平行排列，因此编译和擦除时的电力线是通过各层 平行分布的，在擦除开始时捕获电荷层中电子的数量多，隧穿氧化层11的电场远大于阻挡介质层13的电场；但是随着擦除的进行，电荷存储层12中捕获的电子逐渐减少，因此隧穿氧化层11中的电场不断减少而阻挡介质层13中电场不断增加，直到完全擦除时两处电场强度相等。因此，电荷存储层12中电子隧穿到衬底10的隧穿速度会随介质层电场的减弱而减弱，而经导电层14隧穿到电荷存储层12中的隧穿会逐渐增强。当两个隧穿的速度相等时，电荷存储层12中的电子失去和注入达到动态的平衡，进入擦除饱和的状态，使擦除不能继续进行，擦除速度降低。 

现有技术存在的问题：因为现有的浮栅B4-Flash技术仍然采用平面的栅结构，存在擦除饱和的问题。 

专利(申请号：201210300840.0)公开了一种改善SONOS闪存器件可靠性的面内均一性的方法，包括步骤：1)在硅衬底上，制备隧穿氧化层；2)在隧穿氧化层上，制备氮化硅层；3)利用RadOx氧化工艺，对氮化硅层进行ISSG氧化，形成氮氧化硅阻挡层；4)在氮氧化硅阻挡层上，制备氮化硅陷阱层；5)利用RadOx氧化工艺，对氮化硅陷阱层进行部分氧化，形成顶层高含氧氮氧化硅阻挡层。利用该专利所提供的方法形成的器件结构与传统的Flash结构相同，因此在编程过程中，其电力线的分布与图1所示完全相同，因此仍然存在有擦除饱和的问题。 

发明内容