[发明专利]半导体集成电路制造的方法

说明书

本发明公开了一种制造半导体集成电路(IC)的方法。提供了第一导电部件和第二导电部件。在第一导电部件上形成第一硬掩模(HM)。在第一和第二导电部件上方形成图案化的介电层，第一开口暴露第二导电部件。在第一开口中形成第一金属插塞以与第一导电部件接触。在第一金属插塞上形成第二HM，并且在衬底上方形成另一个图案化的介电层，第二开口暴露出第一金属插塞与第一导电部件的子集。在第二开口中形成第二金属插塞。

技术领域

本发明总体涉及半导体集成电路，更具体地，涉及半导体集成电路的制造方法。

背景技术

半导体集成电路(IC)工业已然经历了快速发展。IC设计和材料的技术进步产生了数代IC，其中，每一代都比前一代具有更小且更复杂的电路。在IC演进的过程中，在几何尺寸(即，可以使用制造工艺创建的最小组件(或线))减小的同时，通常增加了功能密度(即，每芯片面积的互连器件的数量)。

这种按比例缩小处理通常通过提高生产效率并降低相关成本来提供益处。这种按比例缩小还增加了IC处理和制造的复杂性。为实现这些进步，需要IC处理和制造的类似发展。当通过多种技术节点按比例缩小诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件时，促进晶体管和其他器件之间的布线的导电线和相关介电材料的互连在IC性能改进中发挥着更为重要的作用。尽管制造IC器件的现有方法通常足以满足它们的期望目的，但是它们不是在所有方面都完全令人满意。例如，开发用于互连结构的更耐用金属插塞形成件存在挑战。期望对该区域进行改进。

发明内容

根据本发明的一个方面，提供了一种用于制造半导体集成电路(IC)的方法，该方法包括：在衬底中提供由第一介电层分离的第一导电部件和第二导电部件，其中，第二导电部件的顶面水平地位于第一导电部件的顶面下面；将第一硬掩模(HM)形成为第一导电部件上的顶层；在第一导电部件和第二导电部件上方形成第二介电层，在第二介电层和第一介电层中具有第一开口以暴露第二导电部件；在第一开口中形成第一金属插塞以与第二导电部件接触；在第一金属插塞上形成第二HM作为顶层；在第一导电部件和第一金属插塞之上形成第三介电层，在第三介电层中具有第二开口以暴露第一导电部件与第一金属插塞的子集；以及在第二开口中形成第二金属插塞以连接至第一导电部件与第一金属插塞的子集。

优选地，第一HM的形成包括：使第一导电部件凹进以形成第一沟槽；在衬底上方沉积第一HM层，包括填充在第一沟槽中；以及去除过多的第一HM层。

优选地，第一开口的形成包括：在第二介电层上方形成光刻胶图案；以及通过光刻胶图案来选择性蚀刻第二介电层和第一介电层，其中，选择性蚀刻相对于第一硬掩模具有选择性。

优选地，在选择性蚀刻期间，第一导电部件受到第一HM保护。

优选地，第一金属插塞的形成包括：用第一金属层填充在第一开口中；以及使第一金属层和第二介电层凹进，其中，该凹进被控制，使得所示凹进回蚀第一金属层和第二介电层直至暴露出第一HM。

优选地，第二HM的形成包括：使第一金属插塞凹进以形成第二沟槽；在衬底上方沉积第二HM层，包括填充在第二沟槽中；以及使第二HM层凹进，直至暴露出第一HM。

优选地，在使第二HM层凹进之后，第一HM和第二HM分别覆盖第一导电部件和第一金属插塞。

优选地，第二开口的形成包括：在第三介电层上方形成光刻胶图案；以及通过光刻胶图案来蚀刻第三介电层。