[发明专利]消除控制逻辑延时的片上振荡器电路

说明书

技术领域

本发明属于振荡器，特别涉及一种振荡器的延时电路。

背景技术

振荡器(OSC)电路用于在芯片提供时钟信号，例如单片机上应用的振荡器提供一个12MHz的时钟信号，通常采用RC振荡器结构，具体的电路图如附图1所示。为一种典型的片上振荡器结构。该振荡器采用单比较器结构，其中充电电路IC0对电容C0上极板充电，φ1为高，VREF0接比较器CMP的正端；C0上极板接比较起负端，下极板接地；当C0上极板电压超过VREF0时，控制逻辑control logic使得φ1为低，φ2为高，从而放电电流对C0放电，VREF1代替VREF0接比较器正端；放电到C0上极板小于VREF1时，φ1为高，φ2为低，重新进入IC0对C0充电的周期。如此周而复始，CLK输出时钟信号。考虑控制逻辑的非理想因素，时钟周期T＝2*C0*(VREF0-VREF1)/(IC0+IC1)+Tlogic，Tlogic为控制逻辑的延时，是一个随电源电压和温度变化的量。

RC振荡器的时钟周期理想上由T＝R*C决定，但由于有多种非理想因素存在，事实并非如此。一项很重要的非理想因素就是控制逻辑的延时Tlogic，因此时钟周期T＝R*C+Tlogic。在很多应用场合，要求集成电路片上时钟频率随电压系数和温度系数小，因此提出了很多结构。例如使用温度系数互补的电阻来组成一个温度系数很小的电阻，这样T＝R*C+Tlogic的温度系数会大大减小；减小电压系数方面，可以使用稳压源给振荡器供电等从而获得很小的电压系数，但付出了面积和功耗的代价，在追求低成本低能耗的场合很不可取；这些方法通常缺乏对Tlogic非理想因素的考虑；实际上Tlogic显著地受电源电压和温度变化的影响，当时钟频率变大时，如>20MHz时，由于Tlogic的占比变大，其影响会愈加显著。虽然可以通过设计优化尽量减小Tlogic，但其能减小的幅度受限于工艺。另一方面，如果振荡器的时钟信号频率可能是多档可调时，在某一个频率下优化的配置，在另外一档频率下，由于Tlogic/T的比例发生变化，Tlogic的影响也会变化，导致的后果就是不同档位的时钟频率其电压系数和温度系数是不一致的，影响了可靠性。

发明内容

因此，本发明的首要目的是提供一种消除控制逻辑延时的片上振荡器电路，该振荡器电路能使用低成本低功耗的手段有效地消除振荡器中控制逻辑延时的对振荡器时钟频率的电压系数和温度系数的影响，以及提高在不同频率输出时，控制逻辑延时对时钟频率影响的一致性。

本发明的另一个目的在于提供一种消除控制逻辑延时的片上振荡器电路，该振荡器电路结构简单，易于实现，能够在消除逻辑延时产生不良影响的同时，有效地降低生产成本。

为了解决上述技术问题，本发明提供一种消除控制逻辑延时的片上振荡器电路，其特征在于所述片上振荡器电路主要包括有第一参考电压、第二参考电压、第一充放电电流、第一充放电开关组、第一充放电电容、第一比较器以及控制逻辑；其中第一参考电压电连接至第一比较器的输入端，第一充放电电容支路的上端连接至第一比较器的另一输入端，第一充放电电容的下端连接至参考地；控制逻辑控制第一充放电开关组使用第一充放电电流对第一充放电电容充和/或放电，使得第一充放电电容的上极板电压在第一参考电压和第二参考电压之间来回变化，第一比较器输出振荡信号；第一充放电电容支路还串接一个第一开关管，该第一开关管处于开状态，且开启信号的电压和电源电压正相关。

第二参考电压的接法有多种，但总的效果是都是限定第一充放电电容的上极板电压的边界，即在第一参考电压和第二参考电压之间。

所述第一开关管的大小，开关管两端的电压随电源电压变化绝对值与参考电压的比值，是延迟时间之和的绝对值与第一充放电电容充电或放电所需时间的比值的80％～120％。

具体地说，就是开关管的大小，是使得其等效电阻和流经该开关管的充电电流的乘积得到的开关管两端的电压随电源电压变化的绝对值与参考电压差的比值(第一参考电压和第二参考电压的差值)，是第一比较器翻转延迟时间加控制逻辑翻转延迟时间之和随电源电压变化的绝对值与第一充放电电容以充放电电流在上述两参考电压之间充电或放电所需时间的比值的80％～120％。

进一步，所述第一开关管为NMOS开关管，或CMOS互补开关管；开启信号的电压为电源电压。

更进一步，所述第一开关管串接在第一充放电电容下极板和接地端(GND)之间；第一充放电电容上极板接比较器输入端。