[发明专利]印刷电路板的布线方法、印刷电路板及电子装置

说明书

技术领域

本发明涉及一种印刷电路板的布线方法、印刷电路板及电子装置，特别涉及一种针对构装了使用6-pin SOT23封装的静电防护(electrostatic discharge，ESD)组件的印刷电路板的布线方法、印刷电路板及电子装置。

背景技术

在电路设计中，常会使用静电防护组件来保护电子装置中的芯片。传统上，在信号带宽较低的总线(例如，USB 2.0)的设计上，常使用成本较低的6-pin SOT23的封装方式来封装静电防护组件。相反地，在信号带宽较高的总线(例如，USB 3.0)设计上，就需使用成本较高的硅ESD(Silicon ESD，SESD)种类的静电防护组件。然而，硅ESD存在一些问题。举例来说，在现今设计高速互连系统上，皆采用硅ESD来防护静电及维持原本的信号完整度。虽然，运用较小的组件封装维持了原本的信号完整度，但相对地也会对静电防护功能产生影响。静电防护的层级与静电防护的范围有关。对静电防护的范围来说，当组件越小，静电防护的范围也越小。明确来说，静电防护的范围降低是有逻辑性的，当组件尺寸缩小时，静电防护的范围就会快速变小。静电防护的范围一缩小，静电防护的层级也随之降低。如此一来，即使较小的静电放电，也会造成系统故障。

因此硅ESD会产生静电防护以及成本过高的问题，并且6-pin SOT23的封装方式无法用于信号带宽较高的总线。因为当使用传统的6-pin SOT23的封装方式时，会产生寄生电容，且寄生电容的幅度达到皮法拉(picofarad，pF)的数量级。寄生电容会影响信号的完整性及导致斜率(slew rate)下降。斜率下降会造成额外的信号抖动及信号的带宽降低。寄生电容越大，插入损耗(insertion loss)越大。为了改善使用6-pin SOT23的封装方式所产生的带宽较低的问题，有需要针对构装了使用6-pin SOT23封装方式的静电防护组件的印刷电路板提出一种新的印刷电路板的布线方式。

因此，需要提供一种印刷电路板的布线方法、印刷电路板及电子装置来满足上述需求。

发明内容

有鉴于此，本发明的一示范性实施例中提出一种印刷电路板的布线方法，该印刷电路板的布线方法包括：提供一印刷电路板，该印刷电路板包括一第一层，该第一层具有一芯片区、一保护组件区、一输入/输出端口区；其中该保护组件区位于该芯片区及该输入/输出端口区之间；在该保护组件区形成一第一焊盘、一第二焊盘、一第三焊盘、一第四焊盘、一第五焊盘、一第六焊盘，用于电性连接构装于该印刷电路板上使用6-pin SOT32封装的一静电防护组件的多个引脚，其中该第二焊盘用于电性连接该等引脚中的一接地引脚及该第五焊盘用于电性连接该等引脚中的一电源引脚；在该芯片区形成一第一发射信号焊盘及一第二发射信号焊盘，用于电性连接构装于该印刷电路板上的一芯片的一发射端，以及形成一第三接收信号焊盘及一第四接收信号焊盘，用于分别电性连接构装于该印刷电路板上的该芯片的一接收端；在该输入/输出端口区形成一第一接收信号焊盘及一第二接收信号焊盘，用于电性连接构装于该印刷电路板上的一装置的一接收端，以及形成一第三发射信号焊盘及一第四发射信号焊盘，用于电性连接构装于该印刷电路板上的该装置的一发射端；在该第一层形成一第一路径，用以连通该第一发射信号焊盘、该第一焊盘、该第一接收信号焊盘；在该第一层形成一第二路径，用以连通该第二发射信号焊盘、该第六焊盘、该第二接收信号焊盘；在该第一层形成一第三路径，用以连通该第三接收信号焊盘、该第四焊盘、该第三发射信号焊盘；以及在该第一层形成一第四路径，用以连通该第四接收信号焊盘、该第三焊盘、该第四发射信号焊盘。

在本发明的一些实施例中，第一焊盘、第二焊盘、第三焊盘位于组件保护区的一侧，该侧与芯片区相邻。第四焊盘、第五焊盘、第六焊盘位于该侧的相反侧，相反侧与输入/输出端口区相邻。在本发明的一些实施例中，第一路径的一部分位于第一焊盘至第一接收信号焊盘之间，且相邻于第六焊盘，但不相邻于第四焊盘或第五焊盘。第二路径的一部分位于第二发射信号焊盘及第六焊盘之间，且位于第一焊盘及第二焊盘之间。第三路径的一部分位于第三接收信号焊盘及第四焊盘之间，且位于第二焊盘及第三焊盘之间。第四路径的一部分位于第三焊盘至第四发射信号焊盘之间，且相邻于第四焊盘，但不相邻于第五焊盘或第六焊盘。