[发明专利]用于改进的EPI分布的利用多层外延硬掩膜的CMOS制造方法

说明书

本申请涉及一种用于改进的EPI分布的利用多层外延硬掩膜的CMOS制造方法。可以通过形成双层硬掩膜来形成包含PMOS晶体管的集成电路。硬掩膜的第一层是使用卤化硅烷反应物形成的含卤素的氮化硅。硬掩膜的第二层是使用无卤素反应物在第一层上形成的氮化硅。在PMOS晶体管中蚀刻源/漏空腔之后，用氢进行预外延烘烤。在形成SiGe外延源/漏区域之后，去除硬掩膜。

技术领域

本发明涉及集成电路领域。更具体地，本发明涉及集成电路中的金属氧化物半导体(MOS)晶体管。

背景技术

利用p沟道金属氧化物半导体(PMOS)晶体管中的硅锗(SiGe)外延源/漏区域可以形成包含PMOS晶体管和n沟道金属氧化物半导体(NMOS)晶体管的集成电路。包含氮化硅的硬掩膜可用于阻挡来自NMOS晶体管的SiGe外延材料。可以期望形成均匀薄的硬掩膜来将SiGe外延源/漏极和栅极之间的横向分离维持在最大可允许距离以下并且具有期望的均匀性。可以进一步期望将PMOS源/漏空腔的圆度维持在最大可允许半径以下。形成硬掩膜以同时满足这些标准是悬而未决的。

发明内容

以下呈现简化的概要以提供本发明的一个或者更多个方面的基本理解。所述概要不是本发明的详尽概括，并且也不旨在确定本发明的关键或者决定性的要素，也不描绘其范围。相反，该概要的主要目的是以简化的形式呈现本发明的一些概念作为对随后呈现的更详细描述的序言。

可以通过形成双层硬掩膜形成包含PMOS晶体管的集成电路。硬掩膜的第一层是使用卤化硅烷反应物形成的含卤素的氮化硅。硬掩膜的第二层是使用无卤素反应物在第一层上形成的氮化硅。在PMOS晶体管中蚀刻源/漏空腔之后，用氢进行预外延烘烤。在SiGe外延源/漏区域形成之后，去除硬掩膜。

附图说明

图1A到图1H示出制造的连续阶段所示的使用示例性双层硬掩膜形成的集成电路的截面图。

具体实施方式

本申请涉及以下共同未决专利申请并在此通过引用并入：美国专利申请12/xxx,xxx(Texas Instruments案卷编号TI-73779，与本申请同时提交)。

参照附图描述本发明。附图不按比例绘制并且仅仅为了例示本发明而提供。以下参照用来例示的示例性应用描述本发明的若干方面。应理解，阐述了很多具体细节、关系和方法以提供对本发明的理解。然而，本领域的技术人员将容易理解本发明可以在没有一个或者更多个具体细节或者利用其它方法来实现本发明。在其它示例中，没有详细示出已知结构或操作以避免含混本发明。本发明不限于所例示的动作或者事件的顺序，因为一些动作可以按照不同顺序进行和/或与其它动作或者事件同时进行。此外，并不需要全部例示的动作或者事件来实施根据本发明的方法。

通过形成双层硬掩膜可以形成包含PMOS晶体管和NMOS晶体管的集成电路。硬掩膜的第一层是使用卤化硅烷反应物形成的含卤素的氮化硅。硬掩膜的第二层是使用无卤素的反应物在第一层上形成的氮化硅。在PMOS晶体管中蚀刻源/漏空腔之后，用氢进行预外延烘烤。在SiGe外延源/漏区域形成之后，去除硬掩膜。双层硬掩膜可用于在逻辑电路中的低压PMOS晶体管中和/或输入/输出(I/O)电路的高压PMOS晶体管中形成SiGe外延源/漏区域。在没有卤化硅烷反应物的情况下形成硬掩膜的第二层可以减少在预外延氢预烘烤期间卤素从双层硬掩膜脱离，使得源/漏空腔的拐角的半径不增加超过期望值，其进而可以提供PMOS晶体管的参数的期望值，诸如通态电流。

针对本公开的目的，术语卤素和卤化将理解为指代氟、氯和溴。