[发明专利]用于改进的EPI分布的利用多层外延硬掩膜的CMOS制造方法

权利要求书

1.一种形成集成电路的方法，所述方法包括以下步骤：

在p沟道金属氧化物半导体晶体管即PMOS晶体管的栅极上方形成双层硬掩膜的第一层，所述第一层是利用卤化硅烷反应物和氨通过等离子体增强化学气相沉积即PECVD工艺形成的含卤素的氮化硅；

在所述第一层上形成所述双层硬掩膜的第二层，所述第二层是在没有卤素反应物的情况下通过PECVD工艺形成的氮化硅；

通过非等向性蚀刻从所述集成电路的水平表面去除所述第二层和所述第一层，留下所述PMOS晶体管的所述栅极的横向表面上设置的栅极偏移间隔件的横向表面上的所述第二层和所述第一层；

随后从所述集成电路的衬底去除材料以形成与所述PMOS晶体管的所述栅极相邻的源/漏空腔；

随后在包括至少0.5％的氢的含氢环境中，在至少750℃的温度下加热所述集成电路达至少30秒；

随后通过外延工艺在所述源/漏空腔中形成硅锗即SiGe源/漏区域；以及

随后通过湿法蚀刻工艺去除所述第二层和所述第一层。

2.根据权利要求1所述的方法，其中所述卤化硅烷反应物是六氯乙硅烷。

3.根据权利要求1所述的方法，其中所述第一层在550℃到600℃下形成。

4.根据权利要求1所述的方法，其中所述第一层厚10纳米到30纳米。

5.根据权利要求1所述的方法，其中在所述集成电路的垂直表面上的所述第一层的厚度是所述集成电路的水平表面上的所述第一层的厚度的至少80％。

6.根据权利要求1所述的方法，其中在所述集成电路的静态随机存取存储器即SRAM中的垂直表面上的所述第一层的厚度是在所述集成电路的逻辑电路中的垂直表面上的所述第一层的厚度的5％以内。

7.根据权利要求1所述的方法，其中所述第二层利用乙硅烷和氨形成。

8.根据权利要求1所述的方法，其中所述第二层是在675℃到725℃下形成。

9.根据权利要求1所述的方法，其中所述第二层厚2纳米到10纳米。

10.根据权利要求1所述的方法，其中加热所述集成电路的所述步骤在750℃到850℃下进行。

11.根据权利要求1所述的方法，其中加热所述集成电路的所述步骤进行达30秒到200秒。

12.根据权利要求1所述的方法，其中加热所述集成电路的所述步骤在5托到20托的压力下进行。

13.根据权利要求1所述的方法，其中所述含氢环境包括0.5％到2％的氢。

14.根据权利要求1所述的方法，其中所述PMOS晶体管的p沟道轻掺杂漏极区域即PLDD区域下面的所述源/漏空腔的拐角的半径在加热所述集成电路的所述步骤期间增加到不超过5纳米。

15.根据权利要求1所述的方法，其中所述湿法蚀刻工艺包括包含磷酸的蚀刻步骤。

16.根据权利要求15所述的方法，其中所述包含硫酸的蚀刻步骤在150℃到160℃下进行。

17.根据权利要求16所述的方法，其中所述包含硫酸的蚀刻步骤进行达60秒到180秒。

18.根据权利要求1所述的方法，所述方法还包括以下步骤：在形成所述第二层的所述步骤之后且在从所述集成电路的水平表面去除所述第二层和所述第一层的步骤之前，执行在所述集成电路上方形成蚀刻掩膜以暴露所述PMOS晶体管并覆盖n沟道金属氧化物半导体晶体管即NMOS晶体管的步骤。