[发明专利]半导体装置及其形成方法

说明书

技术领域

本发明是有关于一种半导体装置的形成方法，且特别是有关于一种在半导体装置的制造过程中抑制掺杂物扩散(dopant diffusion)的方法。

背景技术

在半导装装置的制造过程中，杂质(impurity)可需要被掺杂至半导体层的一些区域中，以改变该区域的导电性。此掺杂区域的参数，例如是掺杂区域的边界(boundary)，可影响所制造的半导体装置的特性。然而，由于掺杂杂质的扩散，造成难以控制最终的掺杂轮廓(profile)，致使难以控制掺杂区域的边界。

举例来说，在制造金属半导体(metal on semiconductor，MOS)晶体管在衬底上时，如制造p型MOS(p-MOS)晶体管在硅衬底上时，杂质需被掺杂至该衬底中的一栅极结构的两侧的区域，以形成源/漏极区域。源/漏极区域的轮廓可影响MOS晶体管的电流-电压(I-V)特性，从而影响MOS晶体管的崩溃电压(breakdown voltage)。

发明内容

依据本发明，提出一种形成半导体装置的方法。此方法包括：形成一栅极结构在一衬底上；使用该栅极结构为一掩模(mask)执行第一掺杂离子(dopant ion)的一轻掺杂漏极(Lightly Doped Drain，LDD)注入(implantation)至该衬底中，以在该衬底中形成轻掺杂漏极区域；在该轻掺杂漏极注入后，使用该栅极结构为一掩模执行一前非晶化注入(pre-amorphization implantation，PAI)至该衬底中，以非晶化至少一部分的这些轻掺杂漏极区域；以及在该前非晶化注入后，使用该栅极结构为一掩模执行第二掺杂离子的一高掺杂注入(high-doping implantation)至该衬底中，以形成与这些轻掺杂漏极区域至少部分重叠(overlap)的高掺杂区域。

另依据本发明，提出一种半导体装置。半导体装置包括：一衬底，包含一第一元件；一栅极结构，形成在该衬底上；以及一源极区域及一漏极区域形成在该衬底中，并位于该栅极结构的侧边，该源极及该漏极区域包含一掺杂物(dopant)，该掺杂物含有与该第一元件不同的一第二元件，且该第一及该第二元件是来自周期表中相同的一族(group)。

与本发明有关的特征及优点将举列在随后的部分说明内容，而部分是从说明内容看来是显而易见的，或可通过本发明的实作而被学习。此种特征及优点将通过附加的权利要求范围所特别指出的元件及组合的方式而被实现并获得。

需被了解的是上述的上位说明与随后的细部说明是仅为范例性及解释性的，而并不限制本发明，在此声明。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1A-图1H绘示依照一范例性实施例的形成半导体装置的方法。

图2绘示前非晶化(pre-amorphization)在掺杂离子的分布的效果。

图3A-图3B分别绘示使用传统方法制造的装置中与使用依照一范例性实施例的方法制造的装置中的二维掺杂物分布。

图3C绘示沿图3A及图3B的切割线段在装置中的一维掺杂物分布。

图4绘示电流-电压曲线针对使用传统方法制造的装置及用于使用依照一范例性实施例的方法制造的装置。

【符号说明】

102：衬底

104：栅极结构

106：掺杂离子

108：轻掺杂漏极区域

110：栅极间隔物

112：离子

113：非晶态区域

114：离子

116：高掺杂区域

具体实施方式

依据本发明的实施例包含在半导体装置的制造过程中抑制掺杂物扩散的方法。

于后，依据本发明的实施例将参照图式而被说明。若可能，相同的参考数字会在各图式中被使用来代表相同或相仿的部件。

图lA-图1G示意地绘示依据本发明实施例的MOS晶体管范例性制造方法。在图1A-图1G所示的范例性制造方法的说明中，是以p-MOS晶体管为例作讨论。注意相仿的过程可被应用至其它半导体装置，如n型MOS晶体管。

如图lA所示，栅极结构104是形成在衬底102上。衬底102例如是n型硅衬底。依据被制造的晶体管的型式，栅极结构104可包含不同的层，例如是栅极隔离(insulating)层与控制栅极电极，或可包含额外的层，例如通道(tunneling)层或浮动(floating)栅极电极。