[发明专利]兼容标准CMOS工艺的超低功耗伪差分结构非易失性存储器

说明书

技术领域

本发明属于微电子技术领域，涉及半导体集成电路的存储技术，更具体地，是兼容标准CMOS工艺的超低功耗伪差分结构非易失性存储器。

背景技术

许多的集成电子器件需要一定量的非易失性存储器。通常非易失性的存储器用作芯片外部的独立存储体或者用作标签芯片中的存储体，主要是在芯片中在没有电源供电的情况下长时间存储一些控制程序、处理指令或者物品的相关信息等等。

目前几种通常使用的非挥发性存储器主要有可擦除可编程只读存储器EPROM、电可擦除可编程只读存储器EEPROM和快闪存储器Flash Memory。另外还有铁电存储器FeRAM、磁性随机存储器MRAM和相变存储器OUM等近年来出现的新型的非易失性存储器，其研究都已经取得了可喜的进展。但是它们都不能与标准CMOS工艺兼容，通常所需的特殊工艺会增加更多的加工步骤和掩膜数量，造成成本的大幅增加，尤其所使用的非易失性存储器的容量不是太大时，比如使用在无源射频识别标签芯片中，成本本身就是一个很关键的限制因素。研究低成本、小面积、低功耗、高可靠性的非易失性存储器势在必行。

为了解决上面论述的几个问题，也有较多的方案提出了能够与标准工艺兼容的存储单元结构，避免了附加的步骤和掩膜层数的增加，且与在CMOS工艺流程下实现的芯片的集成更加方便。但是它们采用的编程、擦除的原理多集中在热电子注入效应和FN(FN，Fowler-Nordheim)隧穿效应。但是应用热电子注入效应需要有相当高的电流，能耗太大，而FN隧穿效应则会占据相当大的面积，这些因素都会影响非易失性存储器的推广应用。

发明内容

本发明的目的是提供一种兼容标准CMOS工艺的超低功耗伪差分结构非易失性存储器来解决上述已有技术的不足，它的编程和擦除操作均利用FN隧穿效应，解决功耗高的问题；仅仅利用五个晶体管构成类似差分结构，由于不是完全对称的结构因此成为伪差分结构，面积小，集成度高，输出差分信号增加其可靠性，并且有助于配合使用差分结构的灵敏放大器，提高读取速度。

具体的技术方案如下：

一种兼容标准CMOS工艺的超低功耗伪差分结构非易失性存储器,包括多个存储单元，每个存储单元由控制管M01、第一读取管M02、第二读取管M03、第一选择管M04和第二选择管M05五个晶体管组成，其中控制管M01是由源极、漏极、阱三端相连构成电容形式的器件，其源极P03、漏极P01、阱P02三端连接，构成控制端口CG；第一读取管M02的源极P04与其阱P05连接一起，构成第一读取端口RP1；第二读取管M03的漏极P10连接至第二读取端口RP2；控制管M01、第一读取管M02和第二读取管M03三个晶体管的栅极互连形成一个封闭的浮栅FG；两个选择管M04和M05的栅极互连构成选择端口SEL；第二读取管M03、第一选择管M04和第二选择管M05共享一个衬底第一P阱PW；第一选择管M04的漏极P07与第一读取管M02的漏极P06相连；第二选择管M05的漏极P13与第二读取管M03的源极P12相连；第一选择管M04和第二选择管M05的源极分别作为存储单元的两个差分信号的输出端口DO1和输出端口DO0。

所述存储单元结构中的控制管M01的栅极面积大于第一读取管M02和第二M03的栅极面积。

所述控制管M01、第一读取管M02为PMOS晶体管，第二读取管M03、第一选择管M04和第二选择管M05均为NMOS晶体管。

所述控制管M01驻留在第一N阱NW1中；第一读取管M02驻留在第二N阱NW2中；第二读取管M03与第一选择管M04和第二选择管M05驻留在第一P阱PW中。

所述的第一N阱、第二N阱之间由浅沟槽区域隔离，所述的P阱为目前常用的双阱工艺中采用倒掺杂技术来优化晶体管的电学特性的P阱，一般需要高能量、大剂量的注入，深入外延层大概一微米左右，具体的数据要根据相关的工艺来确定。所述NMOS晶体管均驻留在相同的P阱之中。

所述存储单元中的控制管M01、第一读取管M02和第二读取管M03、第一选择管M04和第二选择管M05的栅氧化层厚度均相同。

所述存储单元中的控制管M01、第一读取管M02和第二读取管M03、第一选择管M04和第二选择管M05均为单层多晶硅栅结构。

所述存储单元中的控制端口CG、第一读取端口RP1、第二读取端口RP2三个端口由于电容的耦合作用，将耦合之后的电势叠加形成浮栅FG上的电势。

所述存储单元中的浮栅FG为N型杂质掺杂。

所述存储单元的所有晶体管均驻留在同一的硅衬底SUB上。