[发明专利]时钟脉冲系统、时钟脉冲集成电路以及时钟脉冲产生方法

说明书

技术领域

本发明关于时钟脉冲信号产生方法以及装置，特别关于利用具有匹配时钟脉冲延迟路径的低频带锁相回路以产生低抖动的时钟脉冲信号，且利用具有本地回授路径的至少一高频带锁相回路以降低抖动。

背景技术

传统的时钟脉冲产生系统通常包括至少一锁相回路，用以乘上参考时钟脉冲信号的频率以产生一或多高频时钟脉冲信号，该时钟脉冲信号作为同步或定时的目的，并提供给集成电路的功能电路、半导体芯片或类似装置使用。锁相回路所产生的每一时钟脉冲信号均送回至该锁相回路的回授输入端，用以将回授的时钟脉冲信号与参考信号的相位以及频率同步。尽管参考信号以及输出的时钟脉冲信号可能具有相同的频率，回授路径上的除频器(固定的或可编程化)可用来增加相对于参考时钟脉冲信号的频率的输出时钟脉冲信号。因此，每一锁相回路可乘上频率以得到较高频率的时钟脉冲信号。

功能电路根据芯片或系统的类型所决定，例如，一微处理器芯片通常包括一或多处理核心、一或多存储器阵列(即L1与L1快取存储器)、许多处理器支援电路以及功能方块、许多输出/输入功能等等。由锁相回路产生的每一时钟脉冲信号，可经由包括导线等时钟脉冲传输系统传送至整个芯片。

参考时钟脉冲信号可由外部来源所提供，且通常包括一特定电位的输入杂讯而产生一第一类型的抖动，在此称为输入抖动(input jitter)。抖动为时钟脉冲周期至周期的边缘上不受欢迎的偏差或变异。输入抖动也可能经由时钟脉冲回授路径所产生，并馈入至每一锁相回路的回授输入端。输入抖动也可能为芯片的热杂讯所造成、或由芯片上的温度梯度所造成。时钟脉冲传输系统可结合导线、缓冲器、反相器及/或时钟脉冲中继器、或种种类似方式，用以在系统(例如半导体芯片)间传输时钟脉冲。这些时钟脉冲树装置会随时间、电压以及温度梯度的改变而导入延迟，而这些变动将产生时钟脉冲抖动。供应电压(如VDD以及VSS)在不同芯片与时钟脉冲系统上可能有极大差异，这将造成时钟脉冲边缘的时序偏移，因而产生周期至周期间的时钟脉冲抖动。同样的，芯片间的温度梯度也会造成输入抖动。输入抖动(或回授输入端的抖动)会传送至锁相回路的输出端且馈入至锁相回路的控制回路中。

第二类型的抖动在此称为内部抖动(internal jitter)，此种抖动为锁相回路本身或其他因素所产生。内部产生的杂讯可由许多来源而造成，包括电路元件(如电荷泵(charge pump)、压控振荡器(VCO)等等)，或是外部来源(如供应电压)。内部杂讯也可由锁相回路中的热杂讯所造成、或是由施加至锁相回路元件的供应电压变动所造成。内部抖动传送至锁相回路输出端则是不乐见的。

所有的抖动为第一型抖动(输入抖动)与第二行抖动(内部抖动)的总和。在公知架构中，设计者试图调整锁相回路的频宽以降低抖动。设计者可设定或调整锁相回路的频宽，使其基本上与频率无关。输入抖动可利用低频锁相回路来滤除或以降低抖动等方式被降低，但却挡不住内部抖动。高频锁相回路可滤除内部抖动，却挡不住输入抖动。所以，锁相回路的设计者不得不在频宽以及无法同时降低两种抖动之间妥协。尽管输入抖动以及内部抖动可能于频率调整中降低至某种程度，但是这两种抖动的总和仍然很显著。因此，当系统操作于较高频率时，通常会设计为具有适当的频率边限用以容忍最差的抖动，以确保能正常动作。

因此亟需一种能降低抖动以改善所分布时钟脉冲信号的频谱完整性的技术，用以降低抖动并放宽频率设计的限制，且得以提升效率以及执行效能。

发明内容

为达到上述目的，本申请提供一种时钟脉冲系统，用以经由一对齐位置接收一参考时钟脉冲信号，并且产生一功能时钟脉冲信号，其中上述功能时钟脉冲信号经由一时钟脉冲路径提供至一功能电路，该时钟脉冲系统包括：

一低频带锁相回路，具有接收上述参考时钟脉冲信号的参考输入端、接收一回授时钟脉冲信号的回授输入端、以及提供一滤波时钟脉冲信号的输出端；

一高频带锁相回路，具有接收上述滤波时钟脉冲信号的参考输入端、提供上述功能时钟脉冲信号的输出端、以及经由一本地回授路径耦接至上述高频带锁相回路的上述输出端的回授输入端；以及

一延迟路径，耦接于上述低频带锁相回路的上述输出端以及上述对齐位置之间，用以提供上述回授时钟脉冲信号至上述低频带锁相回路，其中上述延迟路径用来产生一延迟而与承载上述功能时钟脉冲信号的上述时钟脉冲路径相匹配。

上述的时钟脉冲系统，其中上述低频带锁相回路的频带的选择用以降低输入抖动，其中上述高频带锁相回路的频带的选择用以降低内部抖动。