[发明专利]半导体器件及其制造方法

说明书

相关申请交叉引用

本申请要求2013年12月24日提交的韩国专利申请第10-2013-0162931号的优先权，该申请的全部内容结合于此用于通过该引用的所有目的。

技术领域

本发明涉及包括碳化硅(SiC)的半导体器件及其制造方法。

背景技术

目前，根据应用的扩大和高容量，需要功率半导体器件提供高击穿电压、高电流和高速开关特性。

在这种功率半导体器件中，需要低电阻或低饱和电压，以在非常大的电流流动的同时降低导通状态下的功率损耗。而且，基本上需要对在截止状态下或在开关关闭时的时刻施加至功率半导体器件的两端的PN-结的反向高电压的忍耐特性，即，高击穿电压特性。

功率半导体器件之中的金属氧化物半导体场效应晶体管(MOSFET)最普遍地用作数字电路和模拟电路中的通用场效应管。

在使用碳化硅(SiC)的MOSFET中，在用作栅极绝缘层的氧化硅层和碳化硅之间的界面态不是很好，其影响电子的流动和穿过在氧化硅层的下端处产生的沟道的电流，并且因此电子的迁移率非常低。具体地，由于在形成沟槽栅时需要刻蚀工艺，因此显示出了更糟糕的是电子迁移率。

而且，可以最小化电子迁移率的恶化，但是在这种情况下，由于低阈值电压，用作栅极绝缘层的氧化硅层的厚度增加了。由于氧化硅层难以在碳化硅中生长，因此工艺中的难度水平增加了。

公开于该背景技术部分的信息仅仅旨在加深对本发明的一般背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。

发明内容

本发明已致力于提供一种半导体器件及其制造的方法，该半导体器件及其制造的方法具有减小应用了沟道栅极的碳化硅MOSFET中的导通电阻和降低制造半导体器件的工艺的难度的优点。

本发明的多个方面提供一种半导体器件，包括：n-型外延层，该n-型外延层设置在n+型碳化硅衬底的第一表面上；p型外延层，该p型外延层设置在n-型外延层上；n+区域，该n+区域设置在p型外延层上；沟槽，该沟槽通过p型外延层和n+区域，并且设置在n-型外延层上；p+区域，该p+区域设置在n-型外延层上并且与沟槽隔开；栅极绝缘层，该栅极绝缘层定位在沟槽中；栅电极，该栅电极定位在栅极绝缘层上；氧化层，该氧化层定位在栅电极上；源电极，该源电极定位在n+区域、氧化层和p+区域上；以及漏电极，该漏电极定位在n+型碳化硅衬底的第二表面上，其中沟道定位在沟槽的两侧上，并且沟道包括作为反型层沟道的第一沟道和定位在第一沟道之下并且作为积累层沟道的第二沟道。

第一沟道可以设置在沟槽的两侧上的n-型外延层中，并且第二沟道可以设置在沟槽的两侧上的p型外延层中。p+区域的厚度可以大于p型外延层和n+区域的厚度之和。p+区域的上表面可以定位在n+区域的上表面的延长线上。p+区域的下表面可以定位在p型外延层的下表面之下或在p型外延层的下表面的延长线之下。p型外延层和n+区域可以设置在沟槽和p+区域之间。

本发明的多个其他方面提供一种制造半导体器件的方法，包括：在n+型碳化硅衬底的第一表面上形成n-型外延层；在n-型外延层上形成初步的p型外延层；通过将p+离子注入到初步的p型外延层的两个边缘中以形成p+区域；通过将n+离子注入到初步的p型外延层中以形成n+区域和在n+区域和n-型外延层之间的p型外延层；在n+区域、p型外延层和n-型外延层处形成沟槽；在沟槽中形成栅极绝缘层；在栅极绝缘层上形成栅电极；在栅电极上形成氧化层；在n+型碳化硅衬底的第二表面上形成漏电极；并且在p+区域、n+区域和氧化层上形成源电极，其中沟槽通过n+区域和p型外延层，在沟槽的两侧上形成沟道，并且沟道包括作为反型层沟道的第一沟道和定位的第一沟道之下并且作为积累层沟道的第二沟道。

同样地，根据本发明，由于沟道包括反型层沟道和定位在反型层沟道之下的积累层沟道，因此减小了导通电阻，并且制造工艺得到促进。

本发明的方法和装置具有其它特征和优点，这些其它特征和优点将从结合于此的附图和以下具体实施方式中显而易见，或在附图和具体实施方式中详细陈述，附图和具体实施方式共同用于解释本发明的某些原理。

附图说明

图1为根据本发明的示例性半导体器件的截面图。

图2至7是顺序地示出了根据本发明的制造半导体器件的示例性方法的示意图。

具体实施方式