[发明专利]隧穿场效应晶体管及隧穿场效应晶体管的制备方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种隧穿场效应晶体管及隧穿场效应晶体管的制备方法。

背景技术

互补金属氧化物半导体器件(Complementary Metal Oxide Semiconductor,CMOS)是微电子集成电路的核心组成器件，其尺寸和工作电压遵循摩尔(Moore)定律，以获得更优异的性能和更高的集成密度。然而，随着COMS的尺寸的减小，其功耗也在持续增加。部分原因是短沟道效应引起的泄露电流的增加，同时也归咎于器件的供电电压越来越难以缩减。其中，CMOS器件的供电电压难以缩减主要是由于CMOS器件的亚阈值摆幅较大，一般高于60mv/dec。而隧穿场效应晶体管(Tunnel Field Effect Transistor,TFET)被认为是替代CMOS器件的较好的器件。然而，目前TFET的工作时的载流子的隧穿方向与栅电场不在同一个方向上，即点隧穿机制。因此，现有技术中，采用点隧穿机制导致载流子隧穿效率较低，使得TFET存在隧穿电流小的缺点，并且亚阈值摆幅较难达到60mV/dec。

发明内容

提供一种隧穿场效应晶体管，采用线隧穿机制提高了隧穿场效应晶体管的载流子隧穿效率，具有较高的驱动电流和较陡直的亚阈值摆幅，并且器件采用立体结构，提高了芯片的集成密度。

一方面，提供了一种隧穿场效应晶体管，所述隧穿场效应晶体管包括：

第一掺杂类型衬底；

沟道，凸出设置于所述第一掺杂类型衬底中部；

源区，设置于所述第一掺杂类型衬底上，且围绕所述沟道设置；

外延层，设置于所述源区上，围绕所述沟道设置；

栅介质层，设置于所述外延层上，且围绕所述沟道设置；

栅极区，围绕所述沟道设置，且通过所述外延层设置于所述源区上；以及

漏区，设置在所述沟道远离所述衬底的端部。

在第一种可能的实现方式中，所述隧穿场效应晶体管还包括：

电极，所述电极对应连接所述源区、漏区及栅极区，以形成所述源极、漏极及栅极。

结合第一种可能的实现方式，在第二种可能的实现方式中，所述隧穿场效应晶体管还包括：

第一隔离层，设置于所述源区上，所述第一隔离层形成有第一贯孔，所述源极穿过所述第一贯孔以连接所述源区；

第二隔离层，设置于所述栅极区上，所述第二隔离层形成有第二贯孔，所述栅极穿过所述第二贯孔以连接所述栅极区。

结合第一种可能的实现方式，在第三种可能的实现方式中，所述隧穿场效应晶体管还包括：

第一隔离层，设置于所述源区上，所述第一隔离层形成有第一贯孔；

第二隔离层，设置于所述第一隔离层及所述栅极区上，所述第二隔离层形成有对应所述第一贯孔的第二贯孔以及对应所述栅极区的第三贯孔；

所述源极穿过所述第一贯孔及所述第二贯孔连接所述源区，所述栅极穿过所述第三贯孔连接所述栅极区。

结合第一至第三种可能的实现方式中的任意一项可能的实现方式，在第四种可能的实现方式中，所述隧穿场效应晶体管还包括：

第一欧姆接触层，所述源极通过所述第一欧姆接触层与所述源区连接。

结合第一至第四种可能的实现方式中的任意一项可能的实现方式，在第五种可能的实现方式中，所述隧穿场效应晶体管还包括：

第二欧姆接触层，所述栅极通过所述第二欧姆接触层与所述栅极区连接。

结合第一方面，及第一方面的第一种至第五种可能的实现方式的任意一种可能的实现方式，在第六种可能的实现方式中，所述栅介质层包括第一部分及与所述第一部分连接的第二部分，所述第一部分设置于所述外延层上且环绕所述沟道设置且与所述沟道连接，所述第二部分设置于所述外延层上且所述第二部分的一端连接所述第一部分的一端。

结合第六种可能的实现方式，在第七种可能的实现方式中，所述栅极区设置于所述第二部分上且所述栅极区一端环绕所述第一部分。

结合第一方面及第一方面的第一至第七种可能的实现方式，在第八种可能的实现方式中，所述源区为由所述第一掺杂类型衬底进行第二掺杂类型离子掺杂而形成，所述漏区由所述沟道进行第一掺杂类型离子掺杂而形成。

结合第八种可能的实现方式，在第九种可能的实现方式中，所述第一掺杂类型为P型，所述第二掺杂类型为N型；或者所述第一掺杂类型为N型，所述第二掺杂类型为P型。

第二方面，提供了一种隧穿场效应晶体管的制备方法，所述隧穿场效应晶体管的制备方法包括：