[发明专利]测试系统以及半导体元件

说明书

本发明披露了一种测试系统以及半导体元件。该测试系统，用以在晶圆级烧入测试期间检测是否有一或多个联结性失效状况发生于一测试机台和一待测晶圆的传输路径上。依据本发明一实施例，该测试系统包含一探针卡和n个晶片。该探针卡包含m个第一信号接点，用以接收来自该测试机台的m个测试信号；n个第二信号接点，用以提供该测试机台n个测试结果；和一接点阵列。该探针卡借助多个探针与该待测晶圆接触。依此方式，该测试系统可检测是否有一或多个短路或开路发生于该测试机台和该待测晶圆的传输路径上。

技术领域

本发明涉及一种测试系统以及一种执行于该测试系统的半导体元件。

背景技术

在传统集成电路(Integrated Circuit,IC)制造过程中，多个分散的IC会以晶片(chip)或晶粒(dice)的形式形成于一半导体晶圆(wafer)上。当制造过程完成后，该晶圆会切割以分隔成独立的晶片。每一晶片接着封装至模块中或是合并至较大的系统中。

由于晶圆先天的瑕疵，或是制造过程中单一或多个步骤的缺陷，一些封装后的晶片可能无法依预期设计而运作。这些缺陷可能在早期显现或者可能在晶片运作一段时间后才会显示。为了识别这些缺陷的晶片，一烧入(burn-in)步骤会执行于晶片上。在烧入步骤中，晶片会加热至一高温，且一测试控制器会静态或动态地施加一组偏压电压至所选择的晶片上以使所选择的晶片有电流流过。在烧入步骤后，晶片会经历一晶片探测(ChipProbe,CP)测试步骤以在封装前筛选出缺陷的晶片。

在传统的晶圆级(wafer level)烧入步骤中，晶片仅接收一组偏压电压，而不会传回数据至测试控制器。因此，该控制器无法确认烧入步骤是否确实地执行。举例而言，在控制器和晶片之间可能有短路或开路的状态发生，使得偏压电压无法传送至晶片。因此，烧入步骤没有实际完成，且控制器在后续的CP测试步骤中可能会误判缺陷的晶片。

发明内容

本发明的目的之一在于提供一种测试系统，用以执行一晶圆级烧入测试。

依据本发明一实施例，该测试系统包含一探针卡和n个晶片。每一探针卡包含m个第一信号接点，n个第二信号接点和一接点阵列。这些m个第一信号接点用以接收来自一测试机台的m个第一测试通道的m个测试信号，m为一正整数。这些n个第二信号接点，用以提供n个测试结果至该测试机台的n个第二测试通道，n为一正整数。该接点阵列包含(m+1)个行和n个列，每一行具有n个接点而每一列具有(m+1)个接点，其中，在一第一行中的n个接点的每一个电性连接至n个第二信号接点中对应的一个，而在一第i行中的n个接点的每一个电性连接至m个第一信号接点中对应的一个，其中i为正整数，且2≦i≦(m+1)。

本发明的另一目的在于提供一种半导体元件，用以执行一联结性测试。

依据本发明一实施例，该半导体元件包含m个输入垫，一检测电路和一检查垫。这些m个输入垫中的每一个接收来自一外部机台的m个测试信号中对应的一个。该检测电路用以接收来自该m个输入垫的输入信号以在该检查垫产生一输出信号。该检查垫用以提供该输出信号至该测试机台。

附图说明

图1显示结合本发明一实施例的用以执行一晶圆级烧入测试的测试系统的方块图

图2显示结合本发明一实施例的探针卡的平面配置图。

图3显示结合本发明一实施例的该测试系统在联结性测试时的运作。

图4显示结合本发明一实施例的晶片的检测电路的电路图。

图5显示图4中的该检测电路运作时的时序图。

图6显示该测试系统在联结性测试时的运作。

图7显示该测试系统在联结性测试时的运作。

图8显示该测试系统在联结性测试时的运作。