[发明专利]衬底、其半导体封装及其制造工艺

说明书

技术领域

本发明涉及一种用于半导体封装的衬底及其制造工艺。

背景技术

目前制作包括二层线路或以上的衬底时，常使用以下几种方式来做线路层间的电性导通：(1)先利用机械钻孔方式钻出通孔，再利用无电镀铜(化学铜)及电镀铜形成电性导通孔；(2)先利用激光钻出盲孔，再利用无电镀铜(化学铜)及电镀铜形成电性导通盲孔；(3)先利用激光钻出盲孔，再利用物理气相沉积方式沉积铜及电镀铜形成电性导通盲孔；及(4)先利用机械/激光方式钻出通孔，再在通孔中形成导电柱再充填锡料以形成电性连接件。然而，不论是利用机械或激光方式钻孔，其制造成本高且钻孔会产生废屑，易影响后续制程良率；此外，若利用化学铜或电镀铜制程，化学铜槽或电镀槽中不可预测且多变的镀铜参数经常会导致过度电镀或电镀不足，对电导效率产生不利的影响，且其制程成本还高；而在利用导电柱加上充填锡料以形成电性连接件的技术中，锡料常会因露出表面而在与上线路层压合接触的过程中造成锡料四溢而形成短路。因此，目前制作二层线路或以上的衬底冀希望新的结构及制作工艺，期能克服一或多个以上的问题。

发明内容

本发明的一实施例涉及一种衬底，其包括：下电路层，具有下表面；上电路层，安置于所述下电路层上；电介质层，介于所述上电路层与所述下电路层之间，且界定出多个开口；及导电连接材料，位于所述开口中；其中所述上电路层的部分延伸到所述开口，且通过所述导电连接材料与所述下电路层连接。

本发明的另一实施例涉及一种半导体封装，其包括：衬底，所述衬底包括：下电路层，具有下表面；上电路层，安置于所述下电路层上；电介质层，介于所述上电路层与所述下电路层之间，且界定出多个开口；及导电连接材料，位于所述开口中，其中所述上电路层的部分延伸到所述开口，且通过所述导电连接材料与所述下电路层连接；及芯片，电性连接于所述上电路层。

本发明的另一实施例涉及一种制造衬底的工艺，其包括：提供下电路层，所述下电路层包含导电迹线及突出部；形成电介质层以覆盖所述导电迹线及所述突出部，其中所述电介质层具有开口以暴露所述突出部；形成导电连接材料于所述露出的所述突出部上；安置导电箔于所述电介质层上；及图案化所述导电箔，以形成上电路层。

附图说明

图1显示本发明衬底的一实施例的示意图。

图2显示图1衬底局部区域的放大图。

图3显示本发明半导体封装的一实施例的示意图。

图4显示本发明半导体封装的另一实施例的示意图。

图5A到5X显示本发明衬底的制造工艺的一实施例的示意图。

具体实施方式

本案的说明书及图式仅用于阐释本发明，并非意图限制本发明的权利范围；此外，本案图式中所绘示的各技术特征及元件仅用于使本发明领域的技术人士更了解本发明，其绘示的尺寸及其对应关系未必表示其实际关系，本发明领域的技术人士，当能根据本案所提供的权利要求书、发明说明及图式，了解本案权利要求书所涵盖的发明范围，本发明的权利范围当以本案权利要求书为准，涵盖本发明领域的技术人士从本案的说明书及图式所能合理推知的范围。

请参考图1，其显示本发明衬底的一实施例的示意图。所述衬底1可包括支撑层3、位于支撑层3上方的下保护层5、位于下保护层5上方的下电路层8及电介质层9、位于下电路层8及电介质层9上方的上电路层11及上保护层13。所述上电路层11具有多个上导电迹线14，所述下电路层8具有多个下导电迹线7，其中所述下电路层8更具有一突出部15，且所述突出部15从所述下导电迹线7突出；所述突出部15与所述上导电迹线之间具有一导电连接材料17，借此所述下导电迹线7可与所述上导电迹线14电性连接。虽然所述衬底1例示为具有两层电路层，但在其它实施例中，所述衬底1可利用类似布置形成三层、四层、五层或更多电路层。

所述支撑层3可为金属层，用于提供下电路层8及上电路层11支撑力量，以利后续上芯片封装打线时加强衬底强度。

所述下保护层5安置在下电路层8的背面7b上。所述下保护层5可具有至少一开口5c显露出部分的所述下电路层8的部分，其中显露的部分可作为球垫(ballpad)，例如球栅阵列端点(ballgridarrayterminal)，以供球栅阵列(ballgridarray)焊球28形成于其上(请见图3)，以供外部电性连接。在一些实施例中，所述下保护层5可为额外的电介质层或防焊层(solderresist或soldermask)。所述下保护层5的材料例如可为但不限于聚酰亚胺。