[发明专利]降低半导体器件功耗的系统及方法

说明书

本发明涉及降低半导体器件功耗的系统及方法。一种制作第一时序路径(406,408)的方法包括开发具有第一逻辑电路(406)和第一功能单元(408)的第一时序路径的第一设计，其中第一功能单元包括与第一阱边界间隔开的第一晶体管。所述第一时序路径被分析以确定第一时序路径是否具有正时序余量。如果分析的操作速度显示正时序余量，设计被改变(214)为修改后的设计以通过将第一晶体管移至更靠近第一阱边界来降低第一时序路径的泄漏功耗。而且，通过使用所述修改后的设计来建立第一时序路径以通过降低第一晶体管的功耗来降低第一时序路径的泄漏功耗。

技术领域

本公开通常涉及半导体器件，并且更具体地说，涉及降低半导体器件的功耗。

背景技术

半导体集成电路芯片(IC)通常包括支撑了通过各种数据信号路径互连的各种类型的电路，例如随机存取存储器(RAM)、算术逻辑单元(ALU)、复用器(MUX)以及可寻址寄存器的半导体衬底。这些电路通常由各种低电平逻辑电路或“单元”，例如与非(NAND)门、或非(NOR)门、反相器(inverter)门以及各种类型的锁存器和触发器形成。所述单元通常是被互连的，使得各自的输出通过相应的信号路径连接到其它单元的输入。当前可用的大规模IC能够包括数百万的这些单元，其中每个单元包含PMOS和NMOS晶体管。

为了在设计过程中节省时间，低电平逻辑电路的电路表征能够被包括在标准单元库中，其中电路设计者使用交互式设计工作站可以访问该标准单元库。使用作为模块的标准单元设计更复杂的电路。

NMOS晶体管通过在衬底中使用掺杂有P-型材料的阱来构建，而PMOS晶体管通过在衬底中使用掺杂有N-型材料的阱来构建。阱邻近效应(well proximity effect)指的是：位于靠近各自阱边缘的NMOS或者PMOS晶体管表现出与位于远离阱边缘的器件不同的阈值电压以及驱动电流。由一个或多个不同类型的逻辑电路构成的集成电路需要有限的时间量以让信号从电路的输入传播到输出。由具有低阈值电压的NMOS和PMOS晶体管构成的电路表现出快速的响应，但是具有相应高的泄漏。为了降低由泄露电流导致的功耗，阈值电压可以升高，并伴随有器件操作速度的下降。

电路通常具有固定量的时间来进行操作，以满足时序要求。在低时钟速率下，在排布电路以确保满足时序要求方面通常是没有困难的。不过，随着时钟频率变得更高，满足时序要求变得更具挑战性。此外，由于集成电路中器件数量的增加，期望尽可能地节省功率。因此，为了满足时序要求的较高速度和伴随的较高泄露电流与节约电能的努力发生冲突。

附图说明

本公开通过举例的方式说明并且没有被附图所限制，在附图中，类似的参考符号表示相似的元素。附图中的元素说明是为了简便以及清晰，并且不一定按比例绘制。

图1说明了集成电路器件的一部分的实施例，其中该集成电路器件包括阱边缘比阱中心区域掺杂水平更高的衬底。

图2根据本公开的实施例，说明了设计集成电路的方法的实施例的流程图。

图3说明了在集成电路中的时序路径数量与用于该时序路径的可用余量时间(slack time)数量的图表的示例。

图4根据本公开的实施例，说明了使用带有在第一位置处的晶体管的第一单元的第一电路路径和使用在第二位置处的晶体管的第一单元的第二电路路径。

图5说明了图4的第一单元的布局的实施例。

图6说明了图4的第二单元的布局的实施例。

图7说明了可以通过使用图5的第一单元的布局或图6的第二单元的布局来实现的反相器的实施例的示意图。

具体实施例