[发明专利]半导体装置

说明书

关联申请

本申请享受以日本专利申请2014-3369号(申请日：2014年1月10日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。

技术领域

本发明的实施方式涉及半导体装置。

背景技术

作为同时实现高耐压和低ON(导通)电阻的功率控制用半导体装置，有具备在n型(或者p型)的半导体层中埋入p型(或者n型)的半导体层，使n型区域和p型区域交替排列了的超级结构造(以下还称为“SJ构造”)的纵型MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金氧半场效晶体管)。在SJ构造中，通过使n型区域中包含的n型杂质量和p型区域中包含的p型杂质量相等，虚拟地制作非掺杂区域来实现高耐压。同时，能够提高n型区域的杂质浓度，所以能够实现低ON电阻。

作为形成SJ构造的一个方法，例如，有在n型的半导体层中形成沟槽，用p型的半导体填埋该沟槽内来设置p型的半导体层的方法。但是，在该方法中，易于在p型的半导体层内形成空洞部(空隙)。如果产生了空洞部，则有由于空洞部所引起的应力而发生泄漏电流的危险。

如果为了降低MOSFET的ON电阻，而缩小SJ构造的间距，则应用p型半导体层填埋的沟槽的纵横比变高。因此，空洞部形成的问题显著化，制造困难。

发明内容

本发明想要解决的课题在于提供一种能够降低ON电阻的半导体装置。

实施方式的半导体装置，具备：漏电极；源电极；第1导电类型的第1半导体层，设置于所述漏电极与所述源电极之间；多个第1导电类型的第2半导体层，设置于所述第1半导体层与所述源电极之间，该第2半导体层的第1导电类型的杂质浓度高于所述第1半导体层；多个第2导电类型的第3半导体层，该第3半导体层的所述漏电极侧的端部处于所述第1半导体层，该第3半导体层与所述第1半导体层以及所述第2半导体层相接地被设置；多个第2导电类型的第4半导体层，设置于所述第2半导体层以及所述第3半导体层与所述源电极之间；第1导电类型的第5半导体层，设置于所述第4半导体层与所述源电极之间，该第5半导体层的第1导电类型的杂质浓度高于所述第2半导体层；场板电极，被所述第2半导体层夹持，并在与所述第2半导体层之间隔着第1绝缘膜被设置；以及栅电极，在与所述第4半导体层之间，隔着膜厚比所述第1绝缘膜薄的第2绝缘膜被设置。

附图说明

图1是第1实施方式的半导体装置的示意剖面图。

图2是示出第1实施方式的半导体装置的SJ构造和FP构造的布局的图。

图3是说明第1实施方式的半导体装置的作用的图。

图4是第2实施方式的半导体装置的示意剖面图。

图5是示出第3实施方式的半导体装置的SJ构造和FP构造的布局的图。

图6是示出第4实施方式的半导体装置的SJ构造和FP构造的布局的图。

具体实施方式

以下，参照附图，说明本发明的实施方式。另外，在以下的说明中，对同一部件等附加同一符号，关于说明了一次的部件等，适宜省略其说明。另外，在以下的实施方式中，以第1导电类型是n型、第2导电类型是p型的情况为例子进行说明。

另外，在本说明书中、n⁺型、n型、n^-型的记载意味着，按照该顺序，n型的杂质浓度变低。同样地，p⁺型、p型、p^-型的记载意味着，按照该顺序，p型的杂质浓度变低。

n型杂质是例如磷(P)或者砷(As)。另外，p型杂质是例如硼(B)。

(第1实施方式)

本实施方式的半导体装置具备：漏电极；源电极；第1导电类型的第1半导体层，设置于漏电极与源电极之间；多个第1导电类型的第2半导体层，在第1半导体层与源电极之间，设置于第1半导体层中，其第1导电类型的杂质浓度高于第1半导体层；多个第2导电类型的第3半导体层，其漏电极侧的端部处于第1半导体层中，与第1半导体层以及第2半导体层相接地被设置；多个第2导电类型的第4半导体层，设置于第2半导体层以及第3半导体层与源电极之间；第1导电类型的第5半导体层，设置于第4半导体层与源电极之间，其第1导电类型的杂质浓度高于第2半导体层；场板电极，被第2半导体层夹持，并在与第2半导体层之间隔着第1绝缘膜被设置；以及栅电极，在与第4半导体层之间，隔着膜厚比第1绝缘膜薄的第2绝缘膜被设置。