[发明专利]分裂栅存储器单元结构的方法及结构

说明书

本发明涉及分裂栅存储器单元结构的方法及结构。一种使用衬底(12)形成分裂栅存储器单元结构(10)的方法包括形成包括选择栅(16)的栅叠层和覆盖了所述选择栅的介电部分(18)。电荷存储层(20)在所述衬底上包括在所述栅叠层上形成。所述导电材料的第一侧壁间隔物(26)沿着延伸过所述选择栅的顶部的所述栅叠层的第一侧壁形成。所述介电材料的第二侧壁间隔物沿着所述第一侧壁间隔物上的所述第一侧壁形成。所述第一侧壁间隔物的一部分通过将所述第二侧壁间隔物用作据此硅化物(46)不延伸到所述电荷存储层的掩膜形成。

技术领域

本公开通常涉及半导体结构，更具体地说，涉及分裂栅存储器单元结构。

背景技术

包括了选择栅和控制栅两者的分裂栅存储器单元结构通常被用作非易失性存储器阵列中的位单元存储器件。在这样的阵列中使用用于位单元的单独选择栅允许在位单元的编程和读取期间改进隔离并降低位单元干扰。在分裂栅存储器单元中，选择栅和控制栅之间的间隙区域是电压击穿的薄弱点。在非易失性存储器单元操作期间，该区域经受反复的高擦除电压。

附图说明

本发明通过举例的方式被图示并且不受限于附图，在附图中相同的参考符号表示相同的元素。附图中的元素被图示是为了简便以及清晰，并且不一定按比例绘制。

图1图示了根据一个实施例在处理的阶段的半导体器件。

图2图示了根据一个实施例在处理的后续阶段的图1的半导体器件。

图3图示了根据一个实施例在处理的后续阶段的图2的半导体器件。

图4图示了根据一个实施例在处理的后续阶段的图3的半导体器件。

图5图示了根据一个实施例在处理的后续阶段的图4的半导体器件。

图6图示了根据一个实施例在处理的后续阶段的图5的半导体器件。

图7图示了根据一个实施例在处理的后续阶段的图6的半导体器件。

具体实施方式

在此公开的方法和半导体器件的实施例提供了用于存储器器件的分裂栅存储器单元，该分裂栅存储器单元通过增加来自选择栅侧壁的控制栅上的硅化物之间的间距以及增加控制栅上的硅化物和源极区域的硅化物之间的间距解决了选择栅和控制栅之间的间隙中的电压击穿问题。这些增加的间距有助于阻止分裂栅存储器单元中的电压击穿。

图1示出了半导体器件10，例如在制作的中间阶段期间的分裂栅极存储器单元的实施例的截面图，其中选择栅结构包括栅介电层14、选择栅层16和形成于衬底12上的层内的介电层18。介电层18具有不同于选择栅16和电荷存储层20的蚀刻选择性并且可以是氮化硅、氮氧化硅或其它合适的材料。电荷存储层20形成于选择栅结构和衬底12的暴露部分上。电荷存储层20可以具有任何合适的结构，例如，连续电荷存储层，诸如浮栅，或包括了纳米晶体或硅氮化物的离散存储层。在所图示的实施例中，电荷存储层20包括在介电材料24中的纳米晶体22。在替代实施例中，电荷存储层20可以包括单一氮化层、阱氧化层或可以包括一叠不同层。控制栅26形成于与选择栅16相邻的电荷存储层20的一部分上。