[发明专利]半导体元件、半导体元件的制造方法

说明书

技术领域

本发明涉及例如流过大电流的半导体元件、及该半导体元件的制造方法。

背景技术

在专利文献1中示出IGBT的剖面(例如，参照图5)。该IGBT具有：P基极区域；以及保护环(guard ring)，其以在P基极区域的外周侧将P基极区域包围的方式形成。保护环是用于半导体元件的耐圧保持的公知的耐圧保持构造。

专利文献1：日本特开平7-273325号公报

在担负主电流的导通的基极区域等激活区域和衬底之间，有时形成有曲率较大的PN结而导致半导体元件的耐圧下降。为了防止这种情况，优选形成与激活区域的外周部接触，且与激活区域为相同导电型的阱区域。阱区域形成在激活区域和耐圧保持构造之间。

如上所述，由于阱区域与激活区域的作用不同，因此它们的杂质浓度、深度大多不同。因此，考虑通过利用不同的掩膜所实施的离子注入工序而形成激活区域和阱区域。即，为了形成激活区域和阱区域，向衬底进行2次离子注入。在该情况下，设置使得用于形成激活区域的杂质注入区域和用于形成阱区域的杂质注入区域之间局部重复的重复注入区域，以使激活区域和阱区域可靠地接触。这样，存在在重复注入区域中的杂质浓度过高，针对衬底的空穴注入量增大，或者恢复电流向重复注入区域集中并导致SOA(Safe Operating Area：安全动作区域)减小的问题。

发明内容

本发明就是为了解决上述课题而提出的，其目的在于提供一种能够防止在激活区域和阱区域的边界处杂质浓度变高的半导体元件、以及该半导体元件的制造方法。

本申请的发明涉及的半导体元件的特征在于，具有：第1导电型的衬底；第2导电型的第1杂质区域，其形成在该衬底的正面侧；第2导电型的第2杂质区域，其形成在该衬底的正面侧，与该第1杂质区域接触，且在俯视观察时将该第1杂质区域包围，并且在剖面观察时比该第1杂质区域深；以及第2导电型的耐圧保持构造，其以俯视观察时将该第2杂质区域包围的方式形成。并且，该第1杂质区域和该第2杂质区域的边界处的杂质浓度小于或等于该第2杂质区域的杂质浓度的最大值，电流在该衬底的正面和背面之间流动。

本申请的发明涉及的半导体元件的制造方法的特征在于，具有下述工序：在第1导电型的衬底的正面形成掩膜的工序，该掩膜具有第1部分以及第2部分，该第1部分具有第1开口，该第2部分形成为通过宽度比该第1开口宽的环状的第2开口将该第1部分包围；利用该掩膜将第2导电型的杂质注入至该衬底的工序；以及热扩散工序，在该工序中，使经过该第1开口注入的杂质热扩散而形成第1杂质区域，并且使经过该第2开口注入的杂质热扩散而形成第2杂质区域，该第2杂质区域与该第1杂质区域接触，且在俯视观察时将该第1杂质区域包围，并且在剖面观察时比该第1杂质区域深。并且，该第1杂质区域和该第2杂质区域的边界处的杂质浓度小于或等于该第2杂质区域的杂质浓度的最大值。

发明的效果

根据本发明，能够防止激活区域和阱区域的边界处杂质浓度变高。

附图说明

图1是本发明的实施方式1涉及的半导体元件的局部剖面图。

图2是本发明的实施方式1涉及的半导体元件的俯视图。

图3是省略正极、场板以及层间绝缘膜后的半导体元件的俯视图。

图4是在衬底的背面侧形成有n⁺层的半导体元件的局部剖面图。

图5是在衬底的正面形成有掩膜材料的半导体元件的局部剖面图。

图6是将掩膜材料图案化而形成掩膜后的半导体元件的剖面图。

图7是掩膜的俯视图。

图8是形成注入区域后的半导体元件的局部剖面图。

图9是热扩散工序后的半导体元件的局部剖面图。

图10是形成沟道截断环后的半导体元件的局部剖面图。

图11是形成层间绝缘膜及金属膜后的半导体元件的局部剖面图。

图12是形成正极和场板后的半导体元件的局部剖面图。

图13是对比例的半导体元件的局部剖面图。

图14是表示对比例的半导体元件的第1杂质区域和第2杂质区域的制造方法的局部剖面图。

图15是表示从第1杂质区域至第2杂质区域的、特定深度处的杂质浓度的图。

图16是用等浓度线表示实施方式1涉及的第1杂质区域和第2杂质区域的杂质浓度的模拟结果。

图17是用等浓度线表示对比例的第1杂质区域、第2杂质区域、以及边界区域的杂质浓度的模拟结果。