[发明专利]半导体存储装置及其制造方法

权利要求书

1.一种半导体存储装置的制造方法，其中，包括：

在基板上使绝缘膜及第1膜交替地层叠而形成层叠体的工序；

在所述层叠体形成沿第1方向延伸的第1沟槽的工序；

通过使所述第1沟槽的内面的所述第1膜的露出面后退，而形成第1凹部的工序；

在所述第1沟槽的内面上形成第1绝缘层的工序；

在所述第1绝缘层上形成第1导电膜的工序；

通过蚀刻去除所述第1凹部外的所述第1导电膜以及所述第1绝缘层，在所述第1凹部内残留所述第1导电膜的一部分以及所述第1绝缘层的一部分的工序；

在所述第1沟槽的内面上形成第1绝缘膜的工序；

在所述第1绝缘膜上形成半导体膜的工序；

在所述层叠体的所述第1沟槽之间形成沿所述第1方向延伸的第2沟槽的工序；

通过经由所述第2沟槽去除所述第1膜而形成第2凹部的工序；

在所述第2凹部的内面上形成第2绝缘层的工序；

在所述第2凹部内形成第2导电膜的工序；和

将所述半导体膜以及所述第1导电膜沿所述第1方向断开的工序，

包括所述第1绝缘层以及所述第2绝缘层的第2绝缘膜的电性膜厚度比所述第1绝缘膜的电性膜厚度薄，所述第2绝缘膜的介电常数比所述第1绝缘膜的介电常数高。

2.根据权利要求1所述的半导体存储装置的制造方法，其中，

在形成所述半导体膜的工序之后且在形成所述第2沟槽的工序之前，还具有将层间绝缘膜埋入所述第1沟槽内的工序，

形成所述第1沟槽的工序包括：

在所述层叠体上形成沿所述第1方向延伸的线和间隔状的第1掩膜的工序；和

利用所述第1掩膜实施各向异性蚀刻的工序，

将所述半导体膜以及所述第1导电膜沿所述第1方向断开的工序包括：

在所述第1掩膜上形成沿相对于所述第1方向交叉的第2方向延伸的线和间隔状的第2掩膜的工序；

通过利用所述第2掩膜以及所述第1掩膜来实施各向异性蚀刻，而有选择地将所述层间绝缘膜以及所述半导体膜去除来形成贯通孔的工序；和

经由所述贯通孔对所述第1导电膜实施各向同性蚀刻的工序。

3.根据权利要求1所述的半导体存储装置的制造方法，其中，

在形成所述第1凹部的工序之后且在形成所述第1绝缘层的工序之前，还具有在所述第1凹部的进深面上形成包含与所述第1膜不同的材料的第2膜的工序，

在形成所述第2凹部的工序中，将所述第2膜作为阻挡物来去除所述第1膜。

4.一种半导体存储装置的制造方法，其中，包括：

在基板上使绝缘膜及第1导电膜交替地层叠而形成层叠体的工序；

在所述层叠体形成沿第1方向延伸的第1沟槽的工序；

在所述第1沟槽的内面上形成第1绝缘膜的工序；

在所述第1绝缘膜上形成半导体膜的工序；

在所述层叠体的所述第1沟槽之间，形成沿所述第1方向延伸的第2沟槽的工序；

使所述第2沟槽的内面的所述第1导电膜的露出面后退而形成凹部的工序；

在所述凹部的内面上，形成电性膜厚度比所述第1绝缘膜的电性膜厚度厚而介电常数比所述第1绝缘膜的介电常数低的第2绝缘膜的工序；

在所述凹部内形成第2导电膜的工序；和

将所述半导体膜以及所述第1导电膜沿所述第1方向断开的工序。