[发明专利]一种基于FPGA可重构的OFDM信噪比增强系统

权利要求书

1.一种基于FPGA可重构的OFDM信噪比增强系统，包括发射端和接收端，所述发射端将原始数据分成若干序列，并调制不同的子载波，在充分地利用频率资源的前提下，把多个子载波叠加起来发射出去；所述接收端恢复出多个载波，并将每个子载波的数据解调出来，其特征在于，所述发射端包括时钟生成模块、长短序列生成模块、快速傅里叶逆变换模块和循环前缀与峰值加窗处理模块；所述时钟生成模块用于生成时钟信号；所述长短序列生成模块用于形成长训练序列和短训练序列；所述快速傅里叶逆变换模块调用FPGA提供的IP核实现；所述循环前缀与峰值加窗处理模块中循环前缀处理为在计算出快速傅立叶逆变换样值后，将一个循环前缀加到样值前，形成一个循环的OFDM信号，峰值加窗处理为选择非线性的矩形窗函数与信号进行相乘。

2.根据权利要求1所述的基于FPGA可重构的OFDM信噪比增强系统，其特征在于，所述发射端还包括数据符号调制模块，所述数据符号调制模块将16QAM调制融入到信号预处理中，并将独立的两路基带信号同时进行调制。

3.根据权利要求1所述的基于FPGA可重构的OFDM信噪比增强系统，其特征在于，所述接收端设定一个采样时钟值，当计算导频的相位偏差大于采样时钟值时舍弃数据，依据临近数据完成偏差的近似补偿。

4.根据权利要求1所述的基于FPGA可重构的OFDM信噪比增强系统，其特征在于，所述短训练序列用于进行信号检测，自动增益控制，符号定时和粗频率偏差估计；所述长训练序列用于精确的频率偏差估计和信道估计。

5.根据权利要求1所述的基于FPGA可重构的OFDM信噪比增强系统，其特征在于，所述时钟生成模块用FPGA提供的高性能时钟管理模块生成时钟信号。