[发明专利]一种半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。

背景技术

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到20nm或以下时，半导体器件的制备受到各种物理极限的限制。减小的特征结构尺寸造成器件上的结构特征的空间尺寸减小。器件上间隙与沟槽的宽度变窄到间隙深度对宽度的深宽比高到足以导致介电材料填充间隙相当不易的程度。

在后高K/金属栅极制程中，一般在形成接触孔蚀刻停止层(CESL)后再沉积高深宽比工艺(HARP)氧化物作为层间介电层，然而HARP氧化物的填充能力差，容易在比较窄的空隙中形成填充空洞。为了提高层间介电层的沟槽填充能力，采用流动式化学气相沉积法(FlowableCVD)形成介电材料，但是采用FCVD形成的介电层质量差，在后期的刻蚀或者湿法制程中损失严重。

因此，为了解决上述技术问题，有必要提出一种新的制作方法。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了克服目前存在问题，本发明实施例一提供一种半导体器件的制造方法，包括：

提供半导体衬底，在所述半导体衬底上形成有多个伪栅极结构，在相邻所述伪栅极结构之间形成有沟槽；

在所述半导体衬底上沉积形成可流动介电层，以填充所述沟槽；

回蚀刻去除部分的位于所述沟槽内的所述可流动介电层，剩余的所述可流动介电层低于所述伪栅极结构的顶部；

在剩余的所述可流动介电层和所述伪栅极结构上沉积形成衬垫层；

在所述衬垫层上沉积形成致密介电层，以完全填充所述沟槽。

可选地，在进行所述回蚀刻步骤之前，还包括对所述可流动介电层依次进行固化处理和退火处理的步骤。

可选地，采用去离子水结合臭氧进行所述固化处理。

可选地，所述退火处理为蒸气退火或干法退火或两者的组合。

可选地，所述退火处理的温度范围为400～600℃。

可选地，在进行所述回蚀刻步骤之前，还包括对所述可流动介电层进行平坦化的步骤。

可选地，所述衬垫层为氧化物衬垫层。

可选地，在形成所述致密介电层之前，还包括回蚀刻去除部分的位于所述伪栅极结构顶角处的所述衬垫层的步骤。

可选地，所述回蚀刻工艺采用SiCoNi刻蚀或干法刻蚀。

可选地，在形成所述可流动层间介电层之前，还包括在所述伪栅极结构上和所述沟槽的底部和侧壁上沉积形成接触孔蚀刻停止层的步骤。

可选地，采用高深宽比HARP工艺形成所述致密介电层。

可选地，在形成所述致密介电层后，还包括平坦化所述致密介电层，直到暴露所述伪栅极结构的顶面的步骤。

可选地，所述方法适用于所有的后高k/金属栅极的制程或FinFET器件的制程。

本发明实施例二提供一种半导体器件，包括：半导体衬底，位于所述半导体衬底上的多个栅极结构，在相邻所述栅极结构之间形成有沟槽；位于所述半导体衬底上并部分填充所述沟槽的可流动介电层；位于所述可流动介电层上的衬垫层；以及位于所述衬垫层之上并完全填充所述沟槽的致密介电层。

可选地，所述衬垫层为氧化物衬垫层。

可选地，所述致密介电层为采用高深宽比HARP工艺形成的氧化物层。

综上所述，根据本发明的制造方法，形成可流动介电层、衬垫层与致密介电层多层结构的层间介电层，既提高了介电层的沟槽填充能力避免了填充空洞(Void)的出现，又提高了介电层的致密性和质量，进而提高了器件的性能和良率。本发明半导体器件，采用前述方法制造，因此具有高的性能和良率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-1H为根据本发明实施例一的步骤依次实施所获得器件的剖面示意图；

图2为根据本发明实施例一中方法依次实施的步骤的流程图。

具体实施方式