[发明专利]半导体器件及其形成方法、静电放电保护方法

说明书

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体器件及其形成方法、一种静电放电保护方法。

背景技术

随着集成电路制造工艺水平进入集成电路线宽的深亚微米时代，CMOS工艺特征尺寸不断缩小，晶体管对于高电压和大电流的承受能力不断降低，深亚微米CMOS集成电路更容易遭受到静电冲击而失效，从而造成产品的可靠性下降。静电在芯片的制造、封装、测试和使用过程中无处不在，积累的静电荷以几安培或几十安培的电流在纳秒到微秒的时间里释放，而造成ESD(ElectrostaticDischarge，简称ESD)问题，ESD是指静电放电，因ESD引起的失效原因主要有2种：热失效和电失效：局部电流集中而产生的大量的热，使器件局部金属互连线熔化或芯片出现热斑，从而引起二次击穿，称为热失效；加在栅氧化物上的电压形成的电场强度大于其介电强度，导致介质击穿或表面击穿，称为电失效。所以芯片设计中静电保护模块的设计直接关系到芯片的功能稳定性，极为重要。

现有技术通常通过ESD注入来解决ESD问题。例如，在形成MOS晶体管的源极和漏极之后，再在所述源漏极进行ESD注入，所述ESD注入的掺杂类型与源漏极的掺杂类型一致，从而可以覆盖MOS晶体管的轻掺杂区(LDD)，使得结界面平滑，ESD放点时电流更加分散增强ESD保护能力；另外还可以在晶体管的漏极下方进行ESD注入，所述ESD注入的掺杂类型与漏极的掺杂类型相反，从而提高漏极下方的衬底的掺杂浓度，降低漏极与衬底之间的击穿电压，使得MOS晶体管的击穿点发生在漏极下方，使得ESD放电时电流向下流动，防止表面的电流聚集损伤器件。

随着半导体技术的不断发展，鳍式场效应晶体管得到了广泛应用，为了提高芯片的集成度，基于FinFET工艺的ESD器件可以提高ESD器件的集成度，但是现有的基于FinFET工艺的ESD器件的ESD保护性能有待进一步的提高。

发明内容

本发明解决的问题是提供一种半导体器件及其形成方法、一种静电放电保护方法，提高所述半导体器件的静电释放(ESD)保护性能。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底内形成有第一类型掺杂阱；在所述第一类型掺杂阱表面形成分立的第一鳍部和第二鳍部；对所述第一鳍部和第二鳍部进行第一类型掺杂，在所述第一鳍部和第二鳍部内形成第一类型重掺杂区；对所述第二鳍部进行第二类型掺杂，形成第二类型掺杂区，所述第二类型掺杂区位于第一类型掺杂区与第一类型掺杂阱之间。

可选的，所述第一类型掺杂为N型掺杂，掺杂离子为P、As或Sb；所述第二类型掺杂为P型掺杂，掺杂离子为B、Ga或In。

可选的，所述第二类型掺杂为N型掺杂，掺杂离子为P、As或Sb；所述第一类型掺杂为P型掺杂，掺杂离子为B、Ga或In。

可选的，所述第二类型掺杂区的掺杂浓度小于第一类型重掺杂区的掺杂浓度。

可选的，所述第一类型掺杂阱的掺杂浓度小于第一类型重掺杂区的掺杂浓度。

可选的，所述第一类型重掺杂区的掺杂浓度大于1E19cm^-3。

可选的，所述第二类型掺杂区的掺杂浓度小于1E19cm^-3。

可选的，所述第一类型掺杂阱的掺杂浓度为1E19cm^-3～1E17cm^-3。

可选的，所述第二类型掺杂区在垂直于半导体衬底表面方向上的厚度小于0.5微米。

可选的，所述第二类型掺杂区在第二鳍部的宽度方向上对称。

可选的，采用离子注入工艺形成所述第二类型掺杂区。

可选的，部分第二类型掺杂区位于半导体衬底内，且所述第二类型掺杂区的底部宽度大于顶部宽度。

可选的，对第二鳍部进行第二类型掺杂之后，进行退火处理，使第二类型掺杂离子向半导体衬底内扩散，使形成的第二类型掺杂区的底部宽度大于顶部宽度，所述退火温度可以为800℃～1200℃，时间小于60s。

可选的，还包括：在半导体衬底表面形成隔离层，所述隔离层的表面低于第一鳍部和第二鳍部的顶部表面，且覆盖第一鳍部和第二鳍部的部分侧壁。

可选的，在形成所述隔离层之后形成所述第一类型重掺杂区。