[发明专利]一种低温多晶硅薄膜晶体管的制造方法

说明书

技术领域

本发明涉及一种低温多晶硅薄膜晶体管的制造方法，尤其涉及一种能够提升低温多晶硅薄膜晶体管的电均匀性的方法。

背景技术

在低温多晶硅薄膜晶体管(LTPSTFT)的CMOS(ComplementaryMetalOxideSemiconductor：互补金属氧化物半导体)制造工艺中，在实施多晶硅栅结构工序后，即形成栅极金属层和栅极绝缘层(GI：Gateinsulator)结构后，实施离子注入掺杂工序、即为“穿透栅极绝缘层工序”。

例如，在形成钼(Mo)层/氮化硅(SiNx)层/氧化硅(SiO2)层/多晶硅(Poly)层/缓冲(Buffer)层的膜结构后，实施离子注入工序，例如实施轻掺杂漏(LDD：Lightlydopeddrain)注入工序和P型源/漏掺杂(PD：P-typesource/draindoping)注入工序。

当采用以往的方法干刻栅极金属层时，如图4所示，在干刻例如钼层的栅极金属层1的工序中，也会蚀刻掉氮化硅层2。如图4所示，未覆盖有栅极金属的氮化硅层2被蚀刻除去。然后，在实施轻掺杂漏注入工序时，如图4所示，使掺杂离子100沿着注入方向D直接穿透二氧化硅层3的膜厚注入到多晶硅层5中。

在上述轻掺杂漏注入工序或P型源/漏掺杂注入工序中，掺杂离子100注入到多晶硅层5中的剂量均匀性会受到干刻除去栅极金属层1和氮化硅层2后所剩余的二氧化硅层3的膜厚均匀性的影响。进而，所述掺杂离子100注入的剂量均匀性会影响到低温多晶硅薄膜晶体管在面板内的电均匀性。因此，需要对二氧化硅层3的膜厚均匀性进行控制。通常在进行量产时上述二氧化硅层3的膜厚均匀性被控制在10％。

但是，在采用以往的方法干刻栅极金属层1的过程中，在蚀刻掉氮化硅层2的同时，由于氮化硅和二氧化硅的蚀刻选择比低，会对位于氮化硅层2的下层的二氧化硅层3施加过蚀刻，而造成二氧化硅层3损耗10nm～20nm。其结果，导致二氧化硅层3的膜厚均匀性超过10％以上。由此会使上述掺杂离子100注入到多晶硅层5的剂量均匀性变差，进而使薄膜晶体管的电性能在面板内的均匀性也会变差。若上述电均匀性不良，则会导致显示装置的驱动电流不均匀，其结果引起显示装置的亮度偏差、显示不均匀等问题。这不仅会使同一基板(例如4.5代730mm×920mm尺寸的基板)内出现不均匀现象，而且在基板与基板之间也同样出现不均匀现象。

发明内容

本发明鉴于上述问题而完成，其目的在于提供一种能够提升低温多晶硅薄膜晶体管的电均匀性的低温多晶硅薄膜晶体管的制造方法。

为了实现上述目的，本发明的实施方式之一采用了如下技术方案。

一种低温多晶硅薄膜晶体管的制造方法，其特征在于，包括以下步骤：

在衬底上至少依次形成有多晶硅层、栅极绝缘层以及栅极金属层；

移除部分所述栅极金属层，使部分所述栅极绝缘层外露；以及

采用离子注入法使掺杂离子穿透外露部分的所述栅极绝缘层。

其中，所述栅极绝缘层的形成方式包括：

在所述多晶硅层上形成第一二氧化硅层；以及

在所述第一二氧化硅层上形成第一氮化硅层。

其中，在所述衬底上至少依次形成多晶硅层、栅极绝缘层以及栅极金属层的工序前，可以进一步形成有缓冲层，所述缓冲层包括第二二氧化硅层、以及第二氮化硅层，其中所述第二氮化硅层形成于所述衬底之上，而所述第二二氧化硅层形成于第二氮化硅层之上。

其中，所述多晶硅层可位于所述第一二氧化硅层与所述第二二氧化硅层之间。

其中，所述栅极金属层的材料包括钼。其中，所述衬底是玻璃基板。

根据本发明另一实施方式所述一种低温多晶硅薄膜晶体管的制造方法，包括：

在衬底上形成多晶硅层，

在所述多晶硅层上形成栅极绝缘层，

在所述栅极绝缘层上形成栅极金属层，

蚀刻掉栅极金属层并保留所述栅极绝缘层来形成栅极，以及

采用离子注入法使掺杂离子穿透栅极绝缘层。

其中，当所述蚀刻掉栅极金属层并保留所述栅极绝缘层来形成栅极时，还包括：采用对所述栅极绝缘层和所述栅极金属层的蚀刻选择比高的蚀刻液来实施。

发明效果