[发明专利]一种半导体器件及其制造方法、电子装置

说明书

本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，在半导体衬底上依次形成硬掩膜叠层结构和具有硅通孔的图案的光刻胶层；以所述光刻胶层为掩膜，蚀刻硬掩膜叠层结构，直至露出半导体衬底；蚀刻半导体衬底，在半导体衬底中形成硅通孔。根据本发明，可以避免在形成的硅通孔的侧壁的上部发生下切或者凹进现象，有效减小漏电流，提高硅通孔的形成速率，降低工艺成本。

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。

背景技术

在消费电子领域，多功能设备日益受到消费者的喜爱，相比于功能简单的设备，多功能设备的制作过程将更加复杂，比如需要在电路版图上集成多个不同功能的芯片，因而出现了3D集成电路技术。3D集成电路被定义为一种系统级集成结构，将多个芯片在垂直与平面的方向上堆叠，从而节省空间，各个芯片的边缘部分可以根据需要引出多个引脚，根据需要利用这些引脚，将需要互相连接的芯片通过金属线互连。但是，上述方式仍然存在很多不足，比如堆叠芯片的数量较多，芯片之间的连接关系比较复杂，需要利用多条金属线，进而导致最终的布线方式比较混乱，而且也会导致电路体积的增加。

因此，现有的3D集成电路技术大都采用硅通孔(Through Silicon Via，TSV)实现多个芯片之间的电连接。硅通孔是一种穿透硅晶圆或芯片的垂直互连，在硅晶圆或芯片上以蚀刻或镭射方式钻孔，再用导电材料如铜、多晶硅、钨等物质填满，从而实现不同硅片之间的互连。

采用现有技术通过蚀刻形成的硅通孔的侧壁的上部通常存在下切或者凹进现象，导致后续在这些位置形成的阻挡层很薄，进而造成后续填充的导体材料在这些位置的扩散加剧，引发漏电流的增加。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上依次形成硬掩膜叠层结构和具有硅通孔的图案的光刻胶层；以所述光刻胶层为掩膜，蚀刻所述硬掩膜叠层结构，直至露出所述半导体衬底；蚀刻所述半导体衬底，在所述半导体衬底中形成硅通孔。

在一个示例中，所述硬掩膜叠层结构包括自下而上层叠的第一硬掩膜层和第二硬掩膜层，所述第一硬掩膜层的材料为锗硅，所述第二硬掩膜层的材料为氮氧化硅。

在一个示例中，对所述硬掩膜叠层结构的蚀刻包括依次实施的对所述第一硬掩膜层的第一蚀刻和对所述第二硬掩膜层的第二蚀刻。

在一个示例中，所述第一蚀刻使用的蚀刻气体为CF₄和CHF₃。

在一个示例中，所述第二蚀刻为以SF₆和O₂作为基础蚀刻气体的反应离子蚀刻，SF₆的流量为80sccm-100sccm，O₂的流量为8sccm-10sccm，温度为-15℃-_-10℃，所述半导体衬底的正面压力为8mTorr-12mTorr，所述半导体衬底的背面压力为5Torr-15Torr，源功率为900W-1100W，偏置功率为3W-5W，蚀刻速率大于3.75微米/分。

在一个示例中，对所述半导体衬底的蚀刻为以SF₆和C₄F₈作为基础蚀刻气体的深反应离子蚀刻，使用Ar为载气。

在一个示例中，所述深反应离子蚀刻分三阶段实施：第一阶段为蚀刻聚合物的沉积阶段，在蚀刻出的凹槽的侧壁和底部形成保护层；第二阶段为蚀刻聚合物的清洗阶段，仅去除形成于所述蚀刻出的凹槽的底部的保护层；第三阶段为在所述蚀刻出的凹槽的底部继续向下蚀刻的阶段。

在一个示例中，所述三阶段构成一次操作，实施300-330次所述操作完成所述深反应离子蚀刻。