[发明专利]一种高速PLL和时钟芯片特性自动分析测试系统

说明书

技术领域

本发明涉及芯片测试领域，具体而言涉及一种高速PLL和时钟芯片特性自动分析测试系统。

背景技术

现在的芯片系统运行速度越来越快，对时钟的各个方面的性能要求越来越高，所以需要对锁相环(PLL)等时钟模块进行全面的特性分析，其中最重要的包括抖动、相位噪声、稳定时间等参数，同时也需要在不同的电压、时钟系统设置、温度下进行测试分析。这样一来，测试分析的工作量会大大增加，做一套测试分析，所要完成的测试项目通常有几百条，需要花费数天时间，而且特别耗费人力资源。为此，如何利用高速示波器(采样率>20GS/S)、信号分析仪、频谱分析仪等设备，实现时钟特性的自动化分析，成为亟待解决的重要课题。

目前解决这一问题的主要方法就是利用高端的ATE机台的高端配置，如93K，其能够提供高带宽的时钟分析，且能实行自动化测试。但是，这样的高端设备也存在一些不足之处：主要是造价昂贵，同时采样率、带宽、噪底也不如现有的高端示波器(采样率>20GS/S)、信号分析仪和频谱分析仪。虽然采用上述方法可以解决自动化测试的问题，但是测试的精度、测试的成本等问题，还是没有完全解决。

因此，需要提出一种高速PLL和时钟芯片特性自动分析测试系统，在实现时钟特性的自动化分析的同时，提高测试的精度并降低测试的成本。

发明内容

针对现有技术的不足，本发明提供一种高速PLL和时钟芯片特性自动分析测试系统，包括：运行用于执行自动测试分析的软件的设备；FPGA硬件系统；独立工作的高速时钟特性分析测试设备和辅助设备，其中，所述运行用于执行自动测试分析的软件的设备与所述FPGA硬件系统之间通过串口/USB2.0实现数据通信，所述运行用于执行自动测试分析的软件的设备通过通用接口总线实现对所述高速时钟特性分析测试设备和所述辅助设备的控制。

进一步，所述运行用于执行自动测试分析的软件的设备包括PC，所述软件基于labview编写而成，通过所述串口/USB2.0控制所述FPGA硬件系统以及通过所述通用接口总线控制所述高速时钟特性分析测试设备对所述PLL/时钟芯片进行全自动测试，将测试数据整理写入到存储文件中去，或者通过控制所述高速时钟特性分析测试设备和所述辅助设备以及所述FPGA硬件系统进行半自动测试，实现对所述PLL/时钟芯片的调试测试。

进一步，所述FPGA硬件系统中的硬件包括：与所述测试系统中的串口/USB2.0相接的串口/USB接口模块、FPGA模块、信号继电器阵列、电源管理单元模块、电源模块、信号处理模块、3态缓冲器、功能键、交流参数测试点、与所述高速时钟特性测试设备以及所述高速PLL/时钟芯片相接的测试通路和用于所述FPGA硬件系统扩展的金手指连接。

进一步，所述高速时钟特性分析测试设备包括高速采样示波器、信号分析仪或频谱分析仪。

进一步，所述高速采样示波器的采样率>20GS/S。

进一步，所述控制中对于所述高速采样示波器的控制包括对所述高速采样示波器的抖动分析软件的控制。

进一步，所述高速PLL/时钟芯片置于所述测试系统中的测试运行电路板上，通过连接器与所述FPGA硬件系统之间实现数据通信。

进一步，所述辅助设备包括电源、任意波形发生器和温度控制系统。

进一步，通过Verilog编程，所述FPGA硬件系统对所述PLL/时钟芯片进行逻辑配置，并对所述PLL/时钟芯片的直流参数以及所述PLL/时钟芯片与所述测试系统的连接性进行测试。

根据本发明，实现利用现有的常规测试设备实现对PLL/时钟芯片的特性的自动分析测试，进而降低测试成本，提高测试精度。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为本发明提出的时钟特性自动分析测试系统的示意性结构框图；

图2为图1中示出的运行用于执行自动测试分析的软件的设备中安装的用于执行自动测试分析的软件的工作流程；

图3为图1中示出的FPGA硬件系统的示意性结构框图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。