[发明专利]闪存的接触结构及其制造方法

说明书

本申请公开了一种闪存的接触结构及其制造方法。其中，闪存包括共源极区和漏极区，该闪存的接触结构包括：栅极，设置在衬底上；导电部，设置在衬底上的栅极之间；第二导电部，设置在共源极区的导电部的上方；绝缘层，设置在漏极区的栅极和导电部的上方；附加绝缘层，设置在共源极区的栅极的上方。通过本申请，解决了现有技术中制造闪存接触结构导致漏极干扰的问题，进而达到了避免闪存接触结构漏极干扰的效果。

技术领域

本申请涉及半导体领域，具体而言，涉及一种闪存的接触结构及其制造方法。

背景技术

如图3所示，自对准闪存接触结构具有漏极区Ⅱ’和共源极区Ⅰ’。传统的自对准闪存接触结构的制造工艺过程中，在相邻两个栅极之间进行导电材料的沉积和刻蚀之后，漏极区Ⅱ’的两个栅极上保留绝缘材料，然而会在共源极区Ⅰ’的两个栅极上分别存留部分导电材料。对其中一个栅极进行编程时，会有电压落在相应的栅极上，但是由于导电材料沉积在相邻的两个栅极上，因此在另外一个栅极上也会存在一定的电压，从而造成了栅极电压的增加，造成严重的漏极干扰。

如图1所示，在共源极区Ⅰ’的两个栅极上各设置一个bit位，分别为第一bit位1和第二bit位2，在第一bit位1和第二bit位2之间设置有导电结构3，在器件不工作的状态下，第一bit位1处于可编辑的状态，第二bit位2处于擦除状态。由于在制造器件的过程中，导电结构3不仅处于第一bit位1和第二bit位2之间，还落在相邻的两个栅极上，即落在第一bit位1和第二bit位2上，如图2所示，因此，在器件工作的状态下，对第一bit位1进行编辑的时候，在第二bit位2上会产生一个耦合电压，在第二bit位2不需要被编辑的时候会出现4～5V的电压，这将会导致很严重的漏极干扰。

上述第二bit位2上存在耦合电压是由于图3所示剖面结构中位于凹槽102’中的导电材料造成的，如图3所示，在共源极区Ⅰ’的第一bit位1和第二bit位2所处的栅极101’上有凹槽102’，该凹槽102’由导电材料填充，凹槽102’的两个侧壁分别落在第一bit位1和第二bit位2所处的两个栅极上，第一bit位1和第二bit位2所处的栅极101’像“肩膀”一样支撑着凹槽102’内的导电材料，使得在对第一bit位1进行编辑的时候，通过导电材料的导电作用在第二bit位2所处的栅极上出现耦合电压。

针对现有技术中制造闪存接触结构导致漏极干扰的问题，目前尚未提出有效的解决方案。

发明内容

为了解决制造闪存接触结构导致漏极干扰的问题，本申请提供了一种闪存的接触结构及其制造方法。

为了实现上述目的，根据本申请的一个方面，提供了一种闪存的接触结构，该闪存包括共源极区和漏极区，该闪存接触结构包括：栅极，设置在衬底上；第一导电部，设置在衬底上的栅极之间；第二导电部，设置在共源极区的第一导电部的上方；绝缘层，设置在漏极区的栅极和第一导电部的上方；附加绝缘层，设置在共源极区的栅极的上方。

进一步地，上述第二导电部在沟道长度方向平面内的剖面形状为正漏斗状。

进一步地，上述绝缘层与栅极之间以及附加绝缘层与第一导电部之间还设置有扩散阻挡层。

进一步地，形成上述扩散阻挡层的扩散阻挡材料为氮化硅或氮氧化硅。

进一步地，形成上述第一导电部和第二导电部的导电材料为钨。

进一步地，形成上述绝缘层和附加绝缘层的绝缘材料为氧化硅或氮化硅。