[发明专利]形成用于场板形成的阶梯式电介质的方法

说明书

一种半导体器件(100)形成有在至少三个相继区域(104)(106)(108)和(110)上的阶梯式场板(134)，其中该阶梯式场板之下的每个区域中的总电介质厚度与前一区域相比至少厚10％。每个区域中的总电介质厚度是一致的。该阶梯式场板被形成在至少两个电介质层(116)和(122)之上，所述至少两个电介质层之中的至少总数减一数目的电介质层被图案化，以使得该阶梯式场板的一个或多个区域中的至少一部分图案化电介质层被移除。

技术领域

本发明涉及半导体器件领域。更特别地，本发明涉及半导体器件中的场板。

背景技术

半导体器件如氮化镓场效应晶体管(GaN FET)可以得益于具有梯级场板(graduated field plate)，使得该场板下的电介质厚度在该半导体器件的半导体衬底的一个区域上单调地变化。梯级场板可以维持该半导体衬底内的电场低于目标值。在获得期望的制造简单性以及制造成本的同时形成梯级场板可能会有问题。

发明内容

以下展示了简化的发明内容，以便提供对本发明的一个或多个方面的基本了解。该发明内容不是本发明的全面综述，其既不旨在确定本发明的关键元件或决定性元件，也不划定其范围。相反，该发明内容的主要目的是以简化形式展示本发明的一些概念作为以下所呈现的更加详述的说明的前序。

一种半导体器件可以被形成为具有梯级场板形式的阶梯式场板。该阶梯式场板包括至少三个相继区域，其中在该阶梯式场板之下的每个区域内的总电介质厚度比前一区域厚至少10％。每个区域内的总电介质厚度是一致的。该阶梯式场板被形成在至少两个电介质层之上，其中至少总数减一数目(all but one)的电介质层被图案化以使得图案化的电介质层的至少一部分在该阶梯式场板的一个或多个区域内被移除。

附图说明

图1A至图1D为包括阶梯式场板的一个半导体器件的剖面图，这些图描绘了相继的多个制造阶段。

图2A至图2D为包括阶梯式场板的另一个半导体器件的剖面图，这些图描绘了相继的多个制造阶段。

图3为具有阶梯式场板的进一步的半导体器件的剖视图。

具体实施方式

以下共同待决的专利申请与本申请相关，并通过引用并入本文：

美国专利申请12/xxx,xxx(与本申请同时申请，标题为“AVALANCHE ENERGYHANDLING CAPABLE III-NITRIDE TRANSISTORS”的TI-71206)；

美国专利申请12/xxx,xxx(与本申请同时申请，标题为“III-NITRIDEENHANCEMENT MODE TRANSISTORS WITH TUNABLE AND HIGH GATE-SOURCE VOLTAGERATING”的TI-71208)；

美国专利申请12/xxx,xxx(与本申请同时申请，标题为“III-NITRIDE TRANSISTORLAYOUT”的TI-71209)；

美国专利申请12/xxx,xxx(与本申请同时申请，标题为“LAYER TRANSFER OFSI100ON TO III-NITRIDE MATERIAL FOR HETEROGENOUS INTEGRATION”的TI-71492)；

美国专利申请12/xxx,xxx(与本申请同时申请，标题为“RESURF III-NITRIDEHEMTS”的TI-72417)；

美国专利申请12/xxx,xxx(与本申请同时申请，标题为“GaN DIELECTRICRELIABILITY ENHANCEMENT”的TI-72605)。