[发明专利]一种制作半导体器件的方法

说明书

本发明公开了一种制作半导体器件的方法，提供半导体衬底，在所述半导体衬底上依次形成第一栅极材料层、栅介电层、第二栅极材料层和图案化的硬掩膜层；根据所述图案化的硬掩膜层依次刻蚀所述第二栅极材料层和所述栅介电层，以形成沟槽；在所述沟槽中形成第三栅极材料层，以填充所述沟槽；执行平坦化工艺，以去除位于所述图案化的硬掩膜层上的所述第三栅极材料层；去除所述图案化的硬掩膜层，以露出所述第二栅极材料层。根据本发明的方法制作的控制栅极多晶硅层没有界面，并且第二多晶硅层的侧壁没有受到损伤。

技术领域

本发明涉及半导体制造工艺，尤其涉及一种制作半导体器件的方法。

背景技术

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现。在NAND闪存工艺中并，随着自对准双图案(selfaligned double patterning，SaDP)控制栅极刻蚀技术的发展，调节用于形成浮置栅极的第一多晶硅层(P1)和用于形成控制栅极的第二多晶硅层(P2)的侧壁轮廓将是业界需要面临的重要挑战之一。

在现有技术中NAND闪存中栅极的制作工艺为，先沉积形成ONO多晶硅层100，接着刻蚀ONO多晶硅层100(如图1A)，然后沉积控制栅极多晶硅层101(如图1B)，最后刻蚀控制栅极多晶硅层，以形成最终的栅极结构。其中，ONO多晶硅层用于缩小器件的关键尺寸，锥形的ONO多晶硅层用于缩小ONO的关键尺寸。现有ONO层的ADI(显影后检查)结果为70nm，如果其关键尺寸进一步缩小，后续工艺将没有工艺窗。同时，如果没有该ONO多晶硅层，刻蚀偏差将会超过30nm，最终制作的半导体器件难以达到AEI(刻蚀后检查)80nm的要求(如图1A)。因此，现有的用于形成控制栅极的第二多晶硅层由ONO多晶硅层和控制栅极多晶硅层构成，但在沉积形成所述ONO多晶硅层和控制栅极多晶硅层的过程中会在两者之间形成明显的界面，其会造成所述第二多晶硅层底部的控制栅极侧壁经常受到损伤。

因此，需要一种新的制作半导体器件的方法，以使形成的控制栅极多晶硅层没有界面层。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有技术中存在的问题，本发明提出了一种提供半导体衬底，在所述半导体衬底上依次形成第一栅极材料层、栅介电层、第二栅极材料层和图案化的硬掩膜层；根据所述图案化的硬掩膜层依次刻蚀所述第二栅极材料层和所述栅介电层，以形成沟槽；在所述沟槽中形成第三栅极材料层，以填充所述沟槽；执行平坦化工艺，以去除位于所述图案化的硬掩膜层上的所述第三栅极材料层；去除所述图案化的硬掩膜层，以露出所述第二栅极材料层。

优选地，所述图案化的硬掩膜层为单层结构或者多层结构。

优选地，所述栅介电层的材料为ONO。

优选地，采用外延生长工艺形成所述第三栅极材料层。

优选地，采用干法刻蚀或者湿法刻蚀去除所述图案化的硬掩膜层。

优选地，采用干法刻蚀工艺执行所述刻蚀步骤。

优选地，所述干法刻蚀停止于所述第一栅极材料层。

优选地，所述第二栅极材料层与所述第三栅极材料层的构成材料相同。

优选地，所述第二栅极材料层与所述第三栅极材料层的构成材料均为多晶硅。

优选地，所述沟槽的侧壁具有坡度。

综上所述，根据本发明的方法制作的控制栅极多晶硅层没有界面，并且第二多晶硅层的侧壁没有受到损伤。

附图说明