[发明专利]一种数字示波器触发系统

权利要求书

1.一种数字示波器触发系统,其特征在于,由模数转换ADC模块、数据重组模块、上采样器模块、数字比较器模块组成并依次连接；所述模数转换ADC模块,用于将示波器模拟通道传送的模拟信号转换成数字信号，产生2.5GSa/s采样率的采样数据，系统外部的时钟发生模块,用于为数字示波器的触发系统提供1.25GHz的同步时钟，1.25GHz的时钟信号发送至所述模数转换ADC模块中的时钟分配模块，产生1.25GHz的0°和180°相位差的时钟信号分别送到两个1.25GSa/s采样率的模数转换ADC模块中进行交叉采样产生2路8位1.25Gbps的数据流，所述1.25Gbps的数据流在625MHz时钟控制下经过1：2解复用输出，产生4路8位的625Mbps的数据流及625MHz的同步时钟发送至数据重组模块作为数据重组模块的数据输入和时钟输入；所述数据重组模块,用于将模数转换ADC模块输出的4路8位625Mbps的数据流进行并行接收并缓冲存储输出x(n)给上采样器模块；所述上采样器模块，用于接收数据重组模块的信号x(n)，通过插值算法进行重采样，使屏幕的像素点和波形采样点保持一致；所述数字比较器模块将上采样器模块输出的信号y(n)与规定的触发门限值0-255进行比对，如果检测到样本点y(n)大于触发门限值，所述数字比较器模块改变输出电平，输出触发信号。

2.如权利要求1所述的数字示波器触发系统,其特征在于,所述模数转换ADC模块为MXT2815。

3.如权利要求1所述的数字示波器触发系统,其特征在于,所述时钟发生模块为高稳定的时钟锁相环。

4.如权利要求2所述的数字示波器触发系统,其特征在于,所述数据重组模块由DCM时钟管理模块、IDDR数据接收模块、数据降速处理模块和缓冲存储器模块组成；所述DCM时钟管理模块接收来自模数转换ADC模块的625MHz的时钟，经过2分频输出312.5MHz的时钟信号送往IDDR数据接收模块，经过4分频产生156.25MHz的时钟信号送往数据降速处理模块；所述IDDR数据接收模块接收来自模数转换ADC模块的4路*8位的625Mbps的数据流，在312.5MHz时钟的控制下输出8路*8位312.5Mbps的数据流，该数据流送往数据降速处理模块，在156.25MHz时钟的控制下输出16路8位156.25Mbps的数据流，该数据流在156.25MHz时钟控制下按照采集的先后顺序存储在写端口宽度为16*8位的缓冲存储器模块中，缓冲存储器模块输出端口输出宽度为8位的数据流x(n)，在156.25MHz时钟控制下，x(n)从缓冲存储器模块中输出发送至上采样器中。

5.如权利要求4所述的数字示波器触发系统,其特征在于,所述上采样器模块由主控制模块、FIR多相滤波器模块、输出缓冲FIFO模块组成；所述主控制模块，用于控制FIR多相滤波器模块的M个系数存储器输出的系数，所述M个系数寄存器依次输出L个分支滤波器的系数，每个时钟变换一次系数，FIR多相滤波器模块实现L倍的插值运算，通过采用移位寄存器寄存x(n)的M个值来实现流水线结构，使得x(n)的M个值与M个系数的乘法同时进行；所述输出缓冲FIFO模块，用于存储FIR多相滤波器的输出y(n)，并发送至数字比较器。

6.如权利要求5所述的数字示波器触发系统,其特征在于,所述使屏幕的像素点和波形采样点保持一致的方法的具体步骤包括：设定实现L倍的信号插值运算，在x(n)每相邻的两个点之间补L-1个零点，然后再对该信号作低通滤波处理，得到输出信号y(n)；设定在M个系数存储器中各存了L个系数，系数存储器1中存储的是L个分支滤波器的第M个系数，系数存储器2中存储的是L个分支滤波器的第M-1个系数，则系数存储器M中存储的是L个分支滤波器的第1个系数，通过采用移位寄存器寄存x(n)的M个值来实现流水线结构，使得x(n)的M个值与M个系数的乘法同时进行。

7.如权利要求6所述的数字示波器触发系统,其特征在于,所述FIR多相滤波器实现L倍的插值运算为2、4或10倍。

8.如权利要求6所述的数字示波器触发系统,其特征在于,所述数字比较器模块将上采样器模块输出的信号y(n)与规定的触发门限进行对比，当“边沿”触发信号下降或上升跨越触发门限时，触发事件被检测到；当触发电平在垂直方向上移动时，由屏幕最下端的电压最小值0变化到由屏幕最上端的电压最大值255，所述数字比较器模块将样本值y(n)与规定的触发门限0-255进行比对，如果检测到样本点y(n)大于触发电平，所述数字比较器模块改变输出电平，输出触发信号，该触发信号用于确定触发点在整个示波器屏幕的显示位置。