[发明专利]全数字锁相环内建自测试结构

说明书

技术领域

本发明涉及一种新型全数字锁相环内建自测试结构，能够同时完成锁相环的故障测试和抖动测试。 

背景技术

混合信号电路的测试对电子产品的上市时间和生产成本有极大影响，是混合信号集成电路继续发展急需解决的重大问题。作为混合信号模块的锁相环被广泛应用于频率合成、相位解调、时钟分配和时间恢复，是无线通信、光纤链路和微型计算机必不可少的部分。然而，由于锁相环的闭环反馈和混合信号特性，使其成为最难测试的电路之一，对其的测试在国际范围内成为一个亟待解决的难题，因此，研究锁相环电路的内建自测试方案具有重大意义。 

一个合格的测试必须满足，没有通过测试的器件确实是失败的，通过测试的器件确实是合格的。传统的PLL故障测试方法主要征对电路的结构中存在的缺陷所引起的故障，对于有结构故障的电路可以很好地排除，但是对于无故障的电路是否一定合格，即是否满足功能要求等不能做出验证。而当前PLL的抖动测试方法应用的前提是，待测的锁相环已经能够正常锁定，对于不能正常工作的锁相环，如没有锁定或锁定频率不是要求的频率的锁相环，抖动测试电路是无效的。且其另一个缺点是它无法检测出电路中是否隐藏有故障。而锁相环电路中隐藏的故障往往会影响锁相环的性能，甚至整个集成电路的性能。锁相环的功能参数测试方法可以有效的保证通过测试的电路一定是合格的，但是由于锁相环的功能参数较多，不可能对每一项参数进行测试，且锁相环的功能参数测试电路一般结构较为复杂，测试时间长，测试成本高，很难运用于工程实际。 

锁相环的内建自测试系统必须解决好以下几个问题。1)片上自检且输出结果便于观看。无需外部高端测试仪器产生的高额测试费用，仅通过片上测试完成自检，以降低测试的成本。2)通过测试的锁相环一定是合格的。解决传统PLL测试方法只能确保没有通过测试的PLL是不合格的，不能确保通过测试的PLL是否一定合格，进一步排除不合格芯片。3)对锁相环的性能影响较小。额外添加的测试电路对已有锁相环电路性能的影响一方面会影响合格锁相环的正常工作，另一方面也会降低测试的准确率。4)在测试时间，测试成本和测试准确率之间达成平衡。锁相环作为大多数片上系统上唯一的混合信号电路，其测试时间，测试成本，直接转换为电子产品的生产成本，而其测试准确率也可能会影响整个电子产品的性能，因此三者之间必须协调好。 

发明内容

发明目的：为了克服现有技术中存在的不足，本发明提供一种全数字锁相环内建自测试结构，能同时完成锁相环的故障测试和抖动测试，具有全数字、高精度、低成本的特点。 

技术方案：为实现上述目的，本发明采用的技术方案为： 

全数字锁相环内建自测试结构，将参考信号和测试信号之间的时间差转换为数字信号输出，包括信号处理单元、第一双路开关MUX1、第二双路开关MUX2、待测锁相环和计数器，所述待测锁相环为电荷泵锁相环；参考信号和测试信号分别通过第一双路开关MUX1和第二双路开关MUX2连接待测锁相环的输入端，由待测锁相环将两个输入信号的时间差△T转化为频率变化△f，再通过计数器记录脉冲数，将频率变化△f转换为计数值的变化△N。 

正常模式时，参考信号和测试信号分别通过第一双路开关MUX1和第二双路开关MUX2连接到待测锁相环的输入端，待测锁相环作为时钟产生模块正常工作，计数器不工作； 

测试模式时，参考信号和测试信号经过信号处理单元后输出两个具有不同时间差的时钟输出信号，这两个时钟输出信号分别通过第一双路开关MUX1和第二双路开关MUX2连接到待测锁相环的输入端，待测锁相环的输出端连接计数器的输入端，由计数器记录待测锁相环在特定测试时间内输出的时钟脉冲数。 

具体的，所述信号处理单元包括三部分：第一部分，对参考信号进行处理，分别输出三个时钟信号：直接输出、延时一个参考时钟周期输出、延时两个参考时钟周期输出；第二部分，对测试信号进行处理，将其延时一个测试时钟周期输出；第三部分，控制单元，提供五个控制信号和两个时钟输出信号，所述五个控制信号分别为校正信号cal、充电信号char、放电信号dischar、模式选择信号test和复位信号reset，所述两个时钟输出信号分别为第一输出信号和第二输出信号；通过五个控制信号，以选择测试电路的工作模式、两个输出时钟信号之间的时间差以及计数器的工作状况； 

所述校正信号cal用于校正内建自测试结构的测量分辨率：校正信号cal为低电平时，第一输出信号和第二输出信号的时间差为零；校正信号cal为高电平时，第一输出信号和第二输出信号的时间差为参考信号的一个时钟周期；