[发明专利]全数字锁相环内建自测试结构

权利要求书

1.全数字锁相环内建自测试结构，其特征在于：将参考信号和测试信号之间的时间差转换为数字信号输出，包括信号处理单元、第一双路开关MUX1、第二双路开关MUX2、待测锁相环和计数器，所述待测锁相环为电荷泵锁相环；参考信号和测试信号分别通过第一双路开关MUX1和第二双路开关MUX2连接待测锁相环的输入端，由待测锁相环将两个输入信号的时间差△T转化为频率变化△f，再通过计数器记录脉冲数，将频率变化△f转换为计数值的变化△N；

正常模式时，参考信号和测试信号分别通过第一双路开关MUX1和第二双路开关MUX2直接连接到待测锁相环的输入端，待测锁相环作为时钟产生模块正常工作，计数器不工作；

测试模式时，参考信号和测试信号经过信号处理单元后输出两个具有不同时间差的时钟输出信号，这两个时钟输出信号分别通过第一双路开关MUX1和第二双路开关MUX2连接到待测锁相环的输入端，待测锁相环的输出端连接计数器的输入端，由计数器记录待测锁相环在特定测试时间内输出的时钟脉冲数。

2.根据权利要求1所述的全数字锁相环内建自测试结构，其特征在于：所述信号处理单元包括三部分：第一部分，对参考信号进行处理，分别输出三个时钟信号：直接输出、延时一个参考时钟周期输出、延时两个参考时钟周期输出；第二部分，对测试信号进行处理，将其延时一个测试时钟周期输出；第三部分，控制单元，提供五个控制信号和两个时钟输出信号，所述五个控制信号分别为校正信号cal、充电信号char、放电信号dischar、模式选择信号test和复位信号reset，所述两个时钟输出信号分别为第一输出信号和第二输出信号；通过五个控制信号以选择测试电路的工作模式、两个输出时钟信号之间的时间差以及计数器的工作状况；

所述校正信号cal用于校正内建自测试结构的测量分辨率：校正信号cal为低电平时，第一输出信号和第二输出信号的时间差为零；校正信号cal为高电平时，第一输出信号和第二输出信号的时间差为参考信号的一个时钟周期；

所述充电信号char用于对待测锁相环进行充电测试，此时第一输出信号比第二输出信号提前了参考信号的一个时钟周期；

所述放电信号dischar用于对待测锁相环进行放电测试，此时第一输出信号比第二输出信号滞后了参考信号的一个时钟周期；

所述模式选择信号test配合其他控制信号进行操作，控制内建自测试结构处于正常模式或测试模式；

所述复位信号reset对计数器的计数时间进行控制，到了设定的计数时间，扫描出计数器的计数值，然后对计数器进行复位；

延时和计数器采用触发器实现，控制单元采用状态机实现。