[发明专利]一种半导体器件和电子装置

说明书

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件和电子装置。

背景技术

在半导体技术领域中，在制造半导体器件的过程中，往往需要在半导体器件上制作虚拟(dummy)器件，以使需要匹配的器件周围环境保持一致，从而降低失配。

通过嵌入式锗硅(e-SiGe)实现迁移率提升的技术在PMOS器件中被广泛应用将近10年左右。当工艺节点从28nm发展到22nm以下，在高k金属栅极的技术方案中，嵌入式碳硅技术(SiC)在NMOS中得到了较为广泛的应用。

关于应力层分布的虚拟图案(Dummypattern)的设计在22nm及以下工艺节点中至关重要。不恰当的虚拟应力层的设计，将导致在后续工艺中出现差的交叠表现、不友好的集成工艺以及不可靠的SPICE模型(即，电路仿真模型)。

然而，在现有技术中，虚拟器件的结构如图1所示，包括有源区100和位于有源区100上的栅极101。该虚拟器件与具有抬升的应力层的晶体管(PMOS具有抬升的锗硅层，NMOS具有抬升的碳硅层)相比，外在形貌存在很大的差异，造成在半导体器件的制造过程中，在后续工艺中出现交叠现象以及其他相关问题，严重制约了半导体器件的良率和可靠性。

因此，为了解决现有技术中的上述技术问题，有必要提出一种新的半导体器件。

发明内容

针对现有技术的不足，本发明提出一种新的半导体器件和使用该半导体器件的电子装置，该半导体器件具有更高的良率和可靠性。

本发明实施例一提供一种半导体器件，包括半导体衬底以及位于所述半导体衬底上的核心器件和虚拟器件；其中，所述核心器件包括位于所述半导体衬底上的栅极以及位于所述栅极两侧的应力层，所述虚拟器件包括位于所述半导体衬底上的栅极以及位于所述栅极两侧的应力层，并且，当所述虚拟器件与所述核心器件的类型相同时，所述虚拟器件的应力层与所述核心器件的应力层的材料相同。

可选地，所述核心器件为NMOS，所述虚拟器件为NMOS，所述核心器件的应力层与所述虚拟器件的应力层均为嵌入式碳硅层。

可选地，所述核心器件为PMOS，所述虚拟器件为PMOS，所述核心器件的应力层与所述虚拟器件的应力层均为嵌入式锗硅层。

可选地，所述核心器件包括NMOS和PMOS，所述虚拟器件包括NMOS和PMOS，所述核心器件中NMOS的应力层与所述虚拟器件中NMOS的应力层相同且均为嵌入式碳硅层，所述核心器件中PMOS的应力层与所述虚拟器件中PMOS的应力层相同且均为嵌入式锗硅层。

可选地，在所述半导体器件中，所述虚拟器件的应力层形成抬升的源漏极。

可选地，所述核心器件的栅极为金属栅极。

可选地，所述虚拟器件的栅极为金属栅极。

可选地，在所述半导体器件中，所述虚拟器件被成对设置。

可选地，在所述半导体器件中，被成对设置的两个所述虚拟器件包括1个NMOS与1个PMOS。

本发明实施例二提供一种电子装置，其包括如上所述的半导体器件。

本发明的半导体器件，由于所包括的虚拟器件与核心器件一样具有应力层，因此可以保证在整个半导体器件中，位于应力层之上的膜层具有良好的交叠表现，可以提高半导体器件的良率和可靠性。本发明的电子装置，由于使用了上述半导体器件，因而同样具有上述优点。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为现有技术中的半导体器件中的虚拟器件的结构的示意图；

图2为本发明实施例一的半导体器件所包括的虚拟器件的结构的示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。