[发明专利]一种半导体器件

说明书

本发明提供一种半导体器件，涉及半导体技术领域。本发明的半导体器件包括SRAM单元，在该SRAM单元中，第一上拉晶体管的用于连接电源电压的源极与第二上拉晶体管的用于连接电源电压的源极之间不存在电连接，或第一下拉晶体管的用于连接电源负极的源极与第二下拉晶体管的用于连接电源负极的源极之间不存在电连接，因而可以通过调节其各自的电源电压或电源负极电压的值，改善SRAM单元的可写性与静态噪声余量，进而提高半导体器件的性能。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件，尤其涉及一种包括SRAM单元的半导体器件。

背景技术

在半导体技术领域中，静态随机存取存储器(SRAM)因其优越的性能而具有广阔的应用前景。现有技术中的一种SRAM存储单元的电路图如图1所示，包括位线(BL、BLB)、字线(WL)、上拉晶体管(PU-1、PU-2)、下拉晶体管(PD-1、PD-2)、传输门晶体管(PG-1、PG-2)。其中，PU-1与PD-1构成第一反相器，PU-2与PD-2构成第二反相器，第一反相器与第二反相器交叉耦合，并且，上拉晶体管 PU-1和PU-2的漏极相连并连接至共同的电源电压VDD，下拉晶体管PD-1和PD-2的源极相连并连接至共同的电源负极VSS(通常为接地)。

在半导体领域中，可写性(writability)和静态噪声余量(static noise margin；简称SNM)是评估SRAM的存储单元性能的两个重要参数。随着半导体技术越来越快，SRAM单元的可写性(writability)与静态噪声余量(SNM)之间的冲突变得越来越严重。为了从物理尺寸角度同时改善可写性(writability)与写噪声余量(WNM)，SRAM 单元的面积将会被撑大。

在现有技术中，一种用于改善写余量(write margin)或读余量 (read margin)的方法是阱偏置技术(Well biasing technique)，如图 2所示。其中，图2A示意了P阱偏置技术(Pwell biasing technique)，图2B示意了N阱偏置技术(Nwell biasing technique)，图2C示意了智能阱偏置技术(smart well biasing technique)。然而，阱偏置技术对 SRAM单元的写噪声余量(WNM)的改善效果，往往并不理想。

在现有技术中，还可以采用降低的VDD(Collapsed VDD)、提升的VSS(boostedVSS)、以及抬升的字线电压(boosted word line) 等技术来改善SRAM单元的可写性，如图3所示。其中，图3A示意了降低的VDD(Collapsed VDD)技术，图3B示意了提升的VSS (boostedVSS)技术，图3C示意了抬升的字线电压(boosted word line)技术。然而，这些技术对SRAM单元的写噪声余量(WNM) 的改善效果，往往也不是很理想。

因此，为解决上述技术问题，有必要提出一种新的技术方案，以改善SRAM单元的可写性(writability)与写噪声余量(WNM)。

发明内容

针对现有技术的不足，本发明提供一种半导体器件结构，可以改善半导体器件中的SRAM单元的可写性(writability)与写噪声余量 (WNM)。

本发明实施例一提供一种半导体器件，包括SRAM单元，其中所述SRAM单元包括由第一上拉晶体管与第一下拉晶体管构成的第一反相器以及由第二上拉晶体管与第二下拉晶体管构成的第二反相器，所述第一反相器与所述第二反相器交叉耦合；

其中，所述第一上拉晶体管的用于连接电源电压的源极与所述第二上拉晶体管的用于连接电源电压的源极之间不存在电连接，所述第一下拉晶体管的用于连接电源负极的源极与所述第二下拉晶体管的用于连接电源负极的源极形成电连接。