[发明专利]一种主节点版图中半节点CMP模型的运行方法

说明书

本发明涉及一种主节点版图中半节点CMP模型的运行方法及半导体器件制备方法。所述运行方法包括：步骤(a)：提供主节点版图；步骤(b)：将所述主节点版图划分为若干网格区域，并直接对每个所述网格区域进行几何提取，获取数值信息；步骤(c)：将所述数值信息中的几何信息缩小以获取半节点几何信息，根据所述半节点几何信息进行半节点CMP模拟；步骤(d)：输出模拟结果数据，并确定所述模拟过程中的缺陷点；步骤(e)：在所述主节点版图上对所述缺陷点进行分析；步骤(f)：产生版图修改指导规则，并进行修改。本发明所述方法通过调整VCMP方法中的网格尺寸，即通过调整VCMP的模拟分辨率以及工艺缩小因子，来避免两个耗费大量时间的工艺步骤，以提高模拟效率。

技术领域

本发明涉及半导体领域，具体地，本发明涉及一种主节点版图中半节点CMP模型的运行方法及半导体器件制备方法。

背景技术

集成电路制造技术是一个复杂的工艺，技术更新很快，表征集成电路制造技术的一个关键参数为最小特征尺寸，即关键尺寸(critical dimension，CD)。随着半导体技术的不断发展，器件的关键尺寸越来越小，正是由于关键尺寸的减小才使得每个芯片上设置百万个器件成为可能。

随着半导体技术器件尺寸的不断缩小，当所述半导体器件尺寸缩小至纳米节点，可制造性设计(Design for Manufacturing，DFM)在半导体工业纳米设计流程方法学中已变得越来越重要。所述DFM是指以快速提升芯片良率的生产效率以及降低生产成本为目的，统一描述芯片设计中的规则、工具和方法，从而更好地控制集成电路向物理晶圆的复制，是一种可预测制造过程中工艺可变性的设计，使得从设计到晶圆制造的整个过程达最优化。

目前晶粒(Die)尺寸的缩小或者工艺过程减小是指半导体装置中一个简单的半导体器件尺寸的缩小，主要是指晶体管。晶粒的缩小可以保证在一片晶圆上集成更多的晶粒，而保持相同的电路设计，从而降低产品的成本。

通常晶粒的缩小推进了国际半导体技术蓝图(International TechnologyRoadmap for Semiconductors，ITRS)中定义的光刻节点，但是有时晶粒的光刻节点并非由ITRS定义，被称为半节点(Half-Node)，其中，所述半节点是ITRS中两个工艺节点之间的一种替代工艺(stop gap)，以助于降低器件的成本。

此外，随着半导体器件尺寸的不断缩小，IC设计者以及制造商之间的联系更加紧密，器件的设计或者可制造性设计(Design for Manufacturing，DFM)可以加强设计者以及制造商之间的联系。通过DFM，集成制造的数据可以使设计师和制造商之间的合作，从而提高生产产量和工艺性能，同时减少了设计周期和设计成本。

图1为现有技术中版图制备的工艺流程图，其中在所述DFM流程中涉及虚拟化学机械抛光(Virtual Chemical Mechanical Polishing，VCMP)，其中包含CMP工艺的主节点版图制备的工艺流程图如图2a所示。通常半节点版图是制造商提供的遵循主节点设计规则的版图进行一定比例的缩小得到的，在半节点版图中包括DFM VCMP的验证，其中典型的流程如图2b所示，所述半节点版图需在进行VCMP模拟之前获得，该步骤通常通过模拟工具上集成的版图工具或者通过第三方提供的版图工具按照一定比例缩小而实现，所述方法的缺点在于所述版图缩小的步骤必须在模拟之前进行，而有时所述模拟工具并没有集成版图工具，所述缩小步骤需要通过人工选用第三方工具进行，该步骤需要耗费大量的时间，尤其是在批处理过程中。

进一步，由于模拟处理是直接应用在缩小的主节点版图即半节点版图上，所以输出的识别信息与几何信息也是缩小的，因而在进行缺陷点的分析中，需要在缩小的版图上执行，但是正常的版图修改是在原始版图上进行的，因此得到版图修改规则之后，需要首先将修改规则转化为符合主节点设计规则的修改规则，这同样是一个非常耗时的过程。此外，由于在该过程中需要存储缩小的版图而占用大量的磁盘空间。