[发明专利]一种基于RRC编码的时钟偏差补偿装置

说明书

技术领域

本发明涉及PCIE领域，具体的说是适用于PCIE3.0的弹性缓存，具体涉及一种基于RRC编码的更为安全简便的时钟偏差补偿装置。

背景技术

PCIE是最新的总线和接口标准，是由Intel提出的新一代标准，是一种芯片之间的互连技术以及一种板卡扩展的接口技术。与传统PCI以及更早期的计算机总线的共享并行架构相比，PCIE采用设备间高速、高性能、双单工、串行、差分信号链路来对设备进行互连。PCIE将各类事务按照一定格式编制成包并在链路上进行拆分传输。由于PCIE采用串行差分信号对连接，所以能够轻松的将数据传输速度提高到一个很高的频率，总线带宽理论上可以无限扩展。由于PCIE传输速度高，时钟频率大，如果将高频率的时钟信号传递到对端设备，会在链路上产生很大的电磁干扰噪声，因此PCIE没有将时钟信号在链路上进行传输，而是将时钟信号嵌入到串行数据流中。当串行数据流由差动发送器通过差分信号对传递到对端的差分接收器时，串行数据流经过时钟数据恢复电路（CDR）恢复出接收数据的发送时钟，由数据恢复出的时钟与本地时钟具有相同的名义频率，但是由于一些原因会使恢复时钟域本地时钟之间产生偏差，如设备间频率振荡器的热偏移，又如发送端与接收端基频的不匹配等，所以恢复出的时钟会有偏差，即恢复时钟与本地时钟会有相位的偏差。由于时钟偏差在数据传输过程中会不断的传递，即恢复时钟和本地时钟之间没有固定的相位关系。异步时钟电路之间如果不能够在同步的条件下工作，可能会导致数据的丢失或者数据包传输错误。

弹性缓存可以解决上述出现的异步时钟之间的偏差问题。弹性缓存最初是在电话网络中传输脉冲编码调制信号提出来的，实质上是一个异步先进先出存储器，通过动态地调整写指针和读指针位置，即完成插入或者删除某一特殊的字符来实现时钟偏差的补偿工作，如此可以稳定的在两个时钟域之间同步数据的传输。

PCIE采用分层体系结构，从上到下分别为事务层、数据链路层、物理层，每一层可以分为发送端和接收端两部分，以实现双单工工作模式。其中物理层又可以分为媒体介入控制层（MAC）、物理编码子层（PCS）、物理媒体附属层（PMA）。MAC层和PCS层通过业界标准的接口-PIPE(Phy Interface for PCIE)接口进行互连，以将高速和低速的部分进行分离设计生产。物理层作为PCIE的最低层，负责与对端设备之间进行连接，弹性缓存位于PCS子层中，串行比特流经过串并转换之后输入弹性缓存，完成时钟偏差的补偿工作。

弹性缓存实质上是一个异步先入先出存储单元（异步FIFO），其写时钟为恢复时钟，读时钟为本地时钟。PCIE协议中规定按照一定的时间间隔定期的发送用于时钟偏差去除的特殊字符SKP。当写时钟快于读时钟时，经过一段时间的累积，可能出现写满的情况，如果不做处理，下一次写操作将会覆盖还未经读时钟读取的数据字符，造成数据丢失，弹性缓存可以将存储空间中存在的SKP删除，以防止出现写满的状态；当读时钟快于写时钟时，经过一段时间的累积，可能出现读空的情况，如果不做处理，可能会对已处理的数据进行二次处理，弹性缓存可以向存储空间中写入SKP字符，以防止出现读空的状态。因此，弹性缓存可以通过此方式动态的调整恢复时钟与本地时钟之间的偏差。

PCIE目前最新的协议标准为PCIE3.0，传输速度达到8GT/s。SKIP 有序集被用来补偿链路两端比特速率的偏差，PCIE协议中规定，物理层发送端必须按照固定的时间间隔定期发送SKIP有序集以完成时钟偏差的补偿。当设备运行在PCIE3.0时，链路采用基于通道的只包含扰码的块编码-128b/130b编码（分为数据块和有序集块，每个块的载荷长度为128比特，每个块在进行发送时会添加一个2比特长度的同步头标识），SKIP有序集长度为16个字节，前面12个字符为0xaa。对于采用128b/130b编码的SKIP有序集，发送间隔为370~375个块。协议中规定时钟偏差的容许值为-300ppm~+300ppm，在最坏的情况下，链路两端的时钟偏差为600ppm。由于数据包的发送不能被SKIP有序集打断，所以时钟偏差的最大值出现在发送长包时。PCIE数据包长度最大包为4KB，假设选取SKIP的发送间隔为1538，则在最差情况下，运行在PCIE3.0速度的设备需要容纳7个字符的时钟偏差。

弹性缓存在本质上是一个异步FIFO，写时钟是恢复时钟，读时钟是本地时钟。类似一个FIFO的结构，弹性缓存应该包含写逻辑电路、读逻辑电路、存储单元电路、满空产生电路。