[发明专利]一种基于RRC编码的时钟偏差补偿装置

权利要求书

1.一种基于李氏制约竞争计数RRC编码的时钟偏差补偿装置，其特征在于：包括序列探测电路、写指针产生电路、同步电路、存储单元电路、水线设置电路、读指针产生电路；

所述序列探测电路能够正确的检测PCIE3.0 SKIP有序集（PCIE物理层包）；

所述写指针产生电路采用基于RRC编码的方案，产生4位写地址作为向存储单元电路写入的地址；

所述同步电路采用两级缓存的同步方式，对基于RRC编码的读写地址进行跨时钟域的同步，且第二级缓存采用下降沿驱动的方式，以更加快速的进行读写地址的传递；

所述存储单元电路深度为16；

所述水线设置电路将基于RRC编码的读写地址通过查找表的方式映射为二进制地址并执行减法运算，精确监测存储单元中有效字符的数量，并产生相应控制信号控制读指针保持或者跳跃来执行SKP(PCIE控制字符)字符的添加或者删除操作以补偿时钟偏差；

所述读指针产生电路采用基于RRC编码的方案，产生4位读地址作为读存储单元数据的地址，能够根据水线设置电路控制读指针的保持或者跳跃来完成SKP的添加或者删除操作。

2.根据权利要求1所述的时钟偏差补偿装置，其特征在于：所述序列检测电路根据接收到的连续4个SKP字符判断SKIP有序集的接收，并置相应指示信号有效；根据接收到SKP_END(PCIE控制字符)字符进一步判断SKIP有序集接收完毕，并置相应指示信号无效。

3.根据权利要求1所述的时钟偏差补偿装置，其特征在于：所述写指针产生电路包括反相移位寄存器A1、反相移位寄存器B1、码输出寄存器C、预置开关A0、预置开关B0、反相器I1、I2、I3、I4，其中：

反相移位寄存器A1的最高位通过反相器I1与最低位相连，反相移位寄存器B1最高位通过反相器I2与最低位相连；

输入计数脉冲直接与反相移位寄存器A1和反相移位寄存器B1的时钟控制端相接；

预置序列开关A0将反相移位寄存器A1预置为特殊序列1111_1110，预置序列开关B0将反相移位寄存器B1预置为特殊序列0011_1000；

反相移位寄存器A1并行输出的由低到高的第4 位通过反相器I3连接码输出寄存器C 的数据输入位d2 ，反相移位寄存器B1并行输出的由低位到高位的第4 位通过反相器I4连接码输出寄存器C 的数据输入位d3，反相移位寄存器A1并行输出的由低位到高位的第0 位和码输出寄存器C 的数据输入位d0连接，反相移位寄存器B1并行输出的由低位到高位的第0 位和码输出寄存器C 的数据输入位d1 连接，由码输出寄存器C的并行输出由高位d3 到低位d0 的4 位制约竞争计数码。