[发明专利]半导体器件以及制造该半导体器件的方法

说明书

提供了半导体器件以及制造该半导体器件的方法。该半导体器件包括：鳍，在基板上；栅电极，在基板上交叉鳍；源/漏极，形成在栅电极的两侧的至少一个上，并包括第一膜和第二膜；以及应力膜，布置在基板上的隔离膜与源/漏极之间，并形成在鳍的侧表面上。

技术领域

本发明涉及半导体器件以及制造该半导体器件的方法。

背景技术

已经被提出来增加集成电路器件的密度的一种等比例缩小技术是使用多栅极晶体管。在这些多栅极晶体管中，鳍形或纳米线形的硅本体（其在这里被共同地称为“鳍”）形成在基板上并且栅极形成在硅本体的表面上。

由于多栅极晶体管具有三维（3D）沟道，所以使用多栅极晶体管能够提供具有增加的集成密度的集成电路器件。此外，能够改善电流控制能力，即使没有增加多栅极晶体管的栅极长度。此外，能够减少或抑制短沟道效应（SCE），在短沟道效应中沟道区的电势受漏电压的影响。

发明内容

本发明的实施例提供能够减少相邻的晶体管之间的干扰和/或能够施加应变到沟道区的半导体器件。

本发明的实施例提供用于制造半导体器件的方法，其可以表现出相邻晶体管之间的减少的干扰和/或可以施加应力到沟道区。

本发明的额外的优点、主题和特征将在以下的描述中被部分地阐述并且对于本领域普通技术人员在研究以下内容时将部分地变得明显，或者可以通过本发明的实践而掌握。

在本发明的一个方面中，提供一种半导体器件，该半导体器件包括：基板；隔离膜，在基板上；以及鳍，穿过隔离膜中的凹陷从基板向上突出。半导体器件还包括：栅电极，与鳍交叉；源/漏极，形成在栅电极的一侧，源/漏极包括第一膜和第二膜；以及应力膜，在鳍的一侧，应力膜位于隔离膜和源/漏极之间。

在本发明的另一个方面中，鳍型晶体管被提供为包括从基板向上突出并在基板上沿第一方向延伸的鳍。源/漏极在鳍的上表面上，源/漏极包括在鳍上并包括施加应力到鳍的第一应力材料的第一膜以及在第一膜上与鳍相对的第二膜，第二膜具有与第一膜不同的成分。栅电极在鳍上并邻近源/漏极。

在本发明的另一方面中，提供一种制造半导体器件的方法，该方法包括：在基板上形成鳍；在基板上形成隔离膜使得鳍的上部被暴露；在隔离膜上形成栅电极，栅电极交叉该鳍；在栅电极的侧表面上形成间隔物；在鳍上以及在间隔物的与栅电极相反的侧表面上形成源/漏极，源/漏极包括第一膜和第二膜；以及在鳍的侧表面的暴露上部上形成应力膜。

附图说明

从以下结合附图的详细描述，本发明的以上和其他的目的、特征和优点将变得更加明显：

图1是根据本发明第一实施例的半导体器件的透视图。

图2是沿图1的线A-A截取的截面图。

图3是沿图1的线B-B截取的截面图。

图4是根据本发明第二实施例的半导体器件的透视图。

图5是根据本发明第三实施例的半导体器件的透视图。

图6是根据本发明第四实施例的半导体器件的透视图。

图7是根据本发明第五实施例的半导体器件的透视图。

图8是根据本发明第六实施例的半导体器件的透视图。

图9和10是说明根据本发明第七实施例的半导体器件的电路图和布局图。

图11是仅示出鳍和栅电极的图10的半导体器件的布局图。

图12是用于制造根据本发明第一实施例的半导体器件的方法的流程图。

图13至24是在用于制造根据本发明第一实施例的半导体器件的方法的中间步骤中形成的器件的视图。