[发明专利]半导体封装件及其半导体结构

说明书

技术领域

本发明涉及一种三维(3D)晶片堆叠技术，尤指一种堆叠元件式半导体封装件及其半导体结构。

背景技术

随着半导体封装技术的演进，半导体装置(Semiconductor device)已开发出不同的封装型态。覆晶技术由于具有缩小晶片封装面积及缩短讯号传输路径等优点，目前已经广泛应用于晶片封装领域，例如晶片尺寸构装（Chip Scale Package,CSP）、晶片直接贴附封装（Direct Chip Attached,DCA）以及多晶片模组封装（Multi-Chip Module,MCM）等型态的封装模组，均可以利用覆晶技术而达到封装的目的。

由于电子产品的微小化以及高运作速度需求的增加，而为提高单一半导体封装结构的性能与容量以符合电子产品小型化的需求，半导体封装件采用多晶片模组化(Multichip Module)的技术乃成一趋势，以藉此将两个或两个以上的半导体晶片组合在单一封装结构中，以缩减电子产品整体电路结构体积，并提升电性功能。也就是，多晶片封装结构可藉由将两个或两个以上的晶片组合在单一封装结构中，来使系统运作速度的限制最小化。此外，多晶片封装结构可减少晶片间连接线路的长度而降低讯号延迟以及存取时间。

常见的多晶片封装结构为采用并排式(side-by-side)多晶片封装结构，其通过将两个以上的晶片彼此并排地安装于一共同基板的主要安装面。

如图1所示，一半导体基板10具有相对的第一表面10a与第二表面10b、及多个连通该第一表面10a及第二表面10b的导电穿孔100，于该第一表面10a与该导电穿孔100上形成至少一线路重布层（Redistribution layer,RDL）104，且该线路重布层104电性连接该导电穿孔100，而最外层的线路重布层104具有多个第一电性连接垫101与多个第二电性连接垫102。此外，一第一半导体元件11藉由多个第一导电元件110以覆晶方式设于该些第一电性连接垫101上，且一第二半导体元件12藉由多个第二导电元件120以覆晶方式设于该些第二电性连接垫102上，使该第一半导体元件11与该第二半导体元件12间隔地并排。又，形成底胶14于该半导体基板10的第一表面10a上，以包覆该第一及第二导电元件110,120。

然而，现有半导体封装件1中，若欲达成现今终端产品的需求，需并排更多半导体元件，该半导体基板10的面积将随的增加，致使封装成本过高，且该半导体封装件1的尺寸过大，因而无法符合轻、薄、短、小的需求。

因此，如何克服现有技术中的问题，实已成目前亟欲解决的课题。

发明内容

鉴于上述现有技术的缺失，本发明的目的为提供一种半导体封装件及其半导体结构，使该半导体基板的面积无需增加，以符合轻、薄、短、小的需求。

本发明的半导体结构，包括：半导体基板，其具有多个第一电性连接垫与多个第二电性连接垫；多个第一导电元件，其分别设于该些第一电性连接垫上；以及多个第二导电元件，其分别设于该些第二电性连接垫上，且该第二导电元件的高度大于该第一导电元件的高度。

本发明还提供一种半导体封装件，其包括：半导体基板，其具有多个第一电性连接垫与多个第二电性连接垫；第一半导体元件，其设于该些第一电性连接垫上，且电性连接该些第一电性连接垫；以及第二半导体元件，其设于该些第二电性连接垫上，且电性连接该些第二电性连接垫，该第二半导体元件并间隔地位于该第一半导体元件之上。

前述的半导体封装件中，该第一半导体元件藉由多个导电元件设于该些第一电性连接垫上。

前述的半导体封装件中，该第二半导体元件藉由多个导电元件设于该些第二电性连接垫上。

前述的半导体封装件中，该第一半导体元件藉由多个第一导电元件设于该些第一电性连接垫上，且该第二半导体元件藉由多个第二导电元件设于该些第二电性连接垫上，该第二导电元件的高度大于该第一导电元件的高度。

前述的半导体封装件中，该第二半导体元件的垂直投影面积大于该第一半导体元件的垂直投影面积。

前述的半导体封装件中，还包括封装材，其设于该半导体基板上，以包覆该第一及第二半导体元件。

前述的半导体封装件及其半导体结构中，该些第二电性连接垫围绕于该些第一电性连接垫的外围。

前述的半导体封装件及其半导体结构中，该第二导电元件的宽度大于该第一导电元件的宽度。