[发明专利]存储器控制电路

权利要求书

1.一种存储器控制电路，用于控制被划分成多个存储体的非易失性存储器，

其中作为操作模式，所述存储体中的每个都具有其中允许由中央处理单元CPU进行的访问的正常模式、其中功率消耗小于所述正常模式的待机模式以及其中电源被关闭的关闭模式，并且

其中所述存储器控制电路包括：

第一寄存器分组，可操作用于为了所述CPU所执行的程序的每个任务，存储针对所述CPU的多个第一控制值，以单独执行所述存储体的所述操作模式的初始设定；

访问确定单元，可操作用于根据用于指令取出的访问地址以及所取出指令的类型来确定是否发生由所述CPU对每个所述存储体的访问；以及

模式控制器，可操作用于根据所述第一控制值以及所述访问确定单元的确定结果来切换每个所述存储体的所述操作模式，

其中在所述CPU实际执行所述程序的所述任务之前，为了所述CPU所执行的所述程序的每个任务存储针对所述CPU的所述多个第一控制值。

2.根据权利要求1所述的存储器控制电路，

其中所述模式控制器保持已经由所述第一寄存器分组将其初始设定为所述正常模式的存储体的模式，而不考虑所述访问确定单元的所述确定结果，并且

其中当所述访问确定单元确定发生由所述CPU进行的访问时，所述模式控制器将已经由所述第一寄存器分组将其初始设定为所述待机模式的存储体的模式切换为所述正常模式。

3.根据权利要求2所述的存储器控制电路，

其中所述访问确定单元包括：

第一确定单元，可操作用于根据用于指令取出的访问地址的检测结果来确定发生由所述CPU对其进行的访问的存储体；

第二确定单元，可操作用于检测所取出指令是否是分支指令，并且用于根据所述检测结果来确定是否发生由所述CPU对每个所述存储体进行的访问；以及

第三确定单元，可操作用于检测所取出指令是否是用于访问存储于所述非易失性存储器内的数据的存储器访问指令，并且用于根据所述检测结果来确定是否发生由所述CPU对每个所述存储体进行的访问。

4.根据权利要求3所述的存储器控制电路，

其中所述第一确定单元确定发生由所述CPU对与当前访问地址对应的存储体以及对与通过将规定的值加上所述当前访问地址来给出的地址对应的存储体进行的访问。

5.根据权利要求3所述的存储器控制电路，

其中所述第三确定单元确定在所取出指令是所述存储器访问指令时发生由所述CPU对每个所述存储体进行的访问，并且保持由所述CPU进行的访问的确定结果，直到与所述存储器访问指令不同的指令被连续地检测到规定次数。

6.根据权利要求3所述的存储器控制电路，

其中所述第一确定单元、所述第二确定单元及所述第三确定单元中的每个都包括可操作用于存储分别与所述存储体对应的多个第二控制值的第二寄存器分组，

其中关于与其中第一逻辑值已经被设定为所述第二控制值的寄存器对应的存储体，所述第一确定单元、所述第二确定单元及所述第三确定单元中的每个都确定是否发生由所述CPU进行的访问并且输出确定结果，并且关于与其中第二逻辑值已经被设定为所述第二控制值的寄存器对应的存储体，总是输出用于指示没有发生由所述CPU进行的访问的确定结果。

7.根据权利要求2所述的存储器控制电路，

其中所述CPU输出在对所述非易失性存储器的访问期间断言的请求信号，

其中所述存储器控制电路还包括第四确定单元，

其中所述第四确定单元在所述CPU访问所述非易失性存储器时检测所述请求信号和访问地址，并且确定：当所述请求信号被断言时，发生由所述CPU对与当前访问地址对应的存储体进行的访问，并且

其中所述模式控制器将所述第四确定单元已经确定了发生由所述CPU进行的访问的存储体设定为所述正常模式，而不考虑所述第一寄存器分组的设定值以及所述访问确定单元的确定结果。