[发明专利]掩膜的沉积方法、掩膜及半导体器件的刻蚀方法

说明书

技术领域

本申请涉及半导体集成电路制作技术领域，具体而言，涉及一种掩膜的沉积方法、该方法形成的掩膜及半导体器件的刻蚀方法。

背景技术

在半导体器件的刻蚀过程中，为了避免待刻蚀半导体器件因刻蚀过程受到损坏，通常需要先在待刻蚀器件上形成一层图形化的掩膜结构，然后依照掩膜结构中的图形刻蚀待刻蚀器件，形成所需半导体器件。例如，在互连层的制作过程中，通常在介质层上依次形成TiN硬掩膜和SiO₂掩膜以避免介质层在后续的刻蚀工艺受到损害，然后再刻蚀介质层形成通孔，并在通孔内填充金属层形成互连层。

上述掩膜的沉积方法主要有化学气相沉积或溅射等。其中，等离子增强化学气相沉积法（PECVD）具有沉积温度低、沉积速率快以及成膜质量好等优点，成为最常用的掩膜沉积方法之一。该方法是在打开等离子发生器的情况下，利用等离子体化学活性很强，易于发生反应的特点，在半导体基材上沉积形成掩膜。目前，采用等离子增强化学气相沉积法沉积掩膜的步骤通常包括：步骤S1，向反应室通入待反应气体，并打开等离子发生器，以在半导体基材上沉积掩膜；步骤S2，停止通入待反应气体，并关闭等离子发生器，以形成厚度均匀的一层掩膜；重复进行上述步骤S1和S2多次以形成所需掩膜。

在上述采用PECVD沉积掩膜的过程中，需要采用多次沉积以形成厚度均匀的掩膜，且每次沉积步骤均有打开和关闭等离子发生器的步骤。由于等离子的供应是沉积反应进行的前提条件，因此关闭等离子发生器后上述沉积步骤中的沉积过程会突然停止。然而，此时反应室中所形成的掩膜表面上还有很多待反应气体的化学键团，从而在掩膜表面形成成核中心。在后续的沉积步骤中，在成核中心上的沉积速率会高于其他位置上的沉积速率，从而在沉积形成的掩膜中形成凸起等缺陷，进而降低所形成半导体器件的性能。

发明内容

本申请旨在提供一种掩膜的沉积方法、掩膜及半导体器件的刻蚀方法，以减少掩膜的沉积过程中产生的缺陷。

本申请提供了一种掩膜的沉积方法，包括以下步骤：沉积步骤，向反应室通入待反应气体，并打开等离子发生器，以在半导体基材上沉积掩膜；以及等离子处理步骤，停止通入待反应气体，在等离子发生器保持打开状态下，抽空反应室，通入非反应气体以对掩膜进行等离子处理；重复进行沉积步骤和等离子处理步骤多次以形成所需掩膜。

进一步地，在上述沉积方法中重复沉积步骤和等离子处理步骤4次以形成所需掩膜。

进一步地，在上述沉积方法的等离子处理步骤中反应室内压力低于沉积步骤中反应室内压力。

进一步地，在上述沉积方法的沉积步骤中反应室内压力为1～15torr，等离子处理步骤中反应室内压力为1～3torr。

进一步地，在上述沉积方法的等离子处理步骤中处理时间不少于1秒，优选为1～15秒。

进一步地，在上述沉积方法的沉积步骤中沉积掩膜的时间为1～10秒，优选为1～3秒。

进一步地，在上述沉积方法中掩膜为含硅薄膜。

进一步地，在上述沉积方法中含硅薄膜为SiO₂，待反应气体包括硅前驱体和氧气；含硅薄膜为SiN，待反应气体包括硅前驱体和氨气；含硅薄膜为SiON，待反应气体包括硅前驱体、氨气和氧气。

进一步地，在上述沉积方法中硅前驱体选自硅烷、三甲基硅烷或四甲基硅烷。

进一步地，在上述沉积方法中非反应气体选自He、N₂和N₂O中的一种或多种。

本申请还提供了一种掩膜，该掩膜由本申请上述的掩膜的沉积方法制作而成。

本申请还提供了一种半导体器件的刻蚀方法，包括在待刻蚀器件上形成图形化掩膜，以及依照掩膜中图形刻蚀待刻蚀器件的步骤，其中形成图形化掩膜结构的步骤包括采用上述掩膜的沉积方法制作掩膜的步骤。

应用本申请提供的技术方案，在每次沉积步骤之后，通过在保持等离子发生器处于打开状态下将反应室中气体将更换为非反应气体，以终止沉积反应，该过程避免了在所形成的掩膜表面上残留待反应气体的化学键团而形成的成核中心，从而减少了掩膜中由于等离子发生器的关闭引起的缺陷，进而提高了所形成掩膜的质量。同时，通过采用非反应气体对掩膜进行等离子处理能够刻蚀分解掩膜表面上的残留化学键团，从而进一步减少了在所形成的掩膜表面上残留待反应气体的化学键团形成的成核中心，进而进一步提高了所形成掩膜的质量。

附图说明