[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明是有关一种半导体技术，且特别有关一种半导体装置及其制造方法。

背景技术

随着集成电路不同世代的演进，为使元件的运算效率提升，改进元件驱动电流是业界持续追求的目标。而当元件尺寸微缩至130nm或更小时，特别是65nm或是更小的尺寸，传统上通过缩短栅极沟道长度和增加栅极氧化层电容等改进元件电流的手段将变得更难以实施。

根据半导体元件物理，金属氧化物半导体场效应晶体管(MOSFET)的驱动电流正比于栅极沟道宽度。因此，增加栅极层在沟道宽度方向的长度值亦是提升元件驱动电流的手段之一。然而，增加栅极层在沟道宽度方向的长度值会占用过多芯片面积，而不利于芯片进一步微缩。

因此，目前业界需要新颖的半导体装置制造方法，以有效提升元件驱动电流。

发明内容

本发明解决的技术问题是：提供一种半导体装置及其制造方法，以解决或改善上述问题。

本发明的实施例是揭示一种半导体装置，包括：一基板，其具有一隔离区及由隔离区所定义的一主动区；至少一沟槽，形成于主动区内，且沿一第一方向延伸；以及一栅极层，设置于主动区上且沿一第二方向延伸，而顺应性填入所述至少一沟槽的侧壁及底部上。

本发明的另一实施例是揭示一种半导体装置的制造方法，包括：提供一基板；于基板内形成多个第一沟槽，其中第一沟槽构成一隔离区且于基板中定义出一主动区；于主动区内形成至少一第二沟槽，其沿一第一方向延伸；于第一沟槽内填入一绝缘材料；以及于主动区上形成一栅极层，其中栅极层沿一第二方向延伸，且填入第二沟槽的侧壁及底部上。

通过在主动区中沿第一方向形成第二沟槽，并使沿着第二方向延伸的栅极层顺应性填入第二沟槽内，半导体装置的栅极沟道宽度可进一步增加，且主动区仍可维持原先的设计尺寸。据此，可在维持相同芯片尺寸的前提下，有效提升半导体装置的驱动电流。

附图说明

图1为根据本发明一实施例的半导体装置制造方法流程图。

图2A至图5A为根据本发明一实施例的半导体装置制造方法的平面图。

图2B、图3B、图4B、图5B分别为沿着图2A、图3A、图4A、图5A中线段A-A’方向的剖面示意图。

符号说明：

10基板

11a、11b、11c、11d第一沟槽

11隔离区

12第二沟槽

13主动区

14绝缘材料

15栅极层

16栅极氧化层

50半导体装置

100、200方向

1000、2000、3000、4000、5000步骤

具体实施方式

以下说明本发明实施例的半导体装置及其制造方法。然而，可轻易了解本发明所提供的实施例仅用于说明以特定方法制作及使用本发明，并非用以局限本发明的范围。在附图中，实施例的形状或是厚度可扩大或简化，以求清楚表示。再者，附图中未绘示或描述的部件，为所属技术领域中具有通常知识者所习知的形式。

请参照图5A及图5B，其中图5A为根据本发明实施例的半导体装置平面图，而图5B为沿着图5A的线段A-A’方向的剖面示意图。在本实施例中，半导体装置50可包括低压(low voltage)元件或高压(high voltage)元件。举例来说，半导体装置50为功率元件，其可包括垂直式双扩散金属氧化物半导体晶体管(vertical double diffused MOSFET,VDMOS)或横向式双扩散金属氧化物半导体晶体管(lateral diffused MOSFET,LDMOS)。

半导体装置50包括一基板10，其具有一隔离区11及由隔离区11所定义的一主动区13。在一实施例中，隔离区11为由填有绝缘材料14的第一沟槽11a-11d所构成的浅沟槽隔离结构(shallow trench isolation,STI)，但本发明不以此为限。在其它实施例中，隔离区11可为任何现有的隔离结构，例如区域氧化隔离结构(LOCal Oxidation of Silicon,LOCOS)。