[发明专利]一种基于BIST的高速串行IO接口抖动容限测试方法和电路

说明书

技术领域

本发明公开了一种高速串行IO接口抖动容限测试方法和电路，具体是在高速串行接口的接收端电路内部实现抖动注入和误码检测，完成接收端抖动容限测试。

背景技术

输入／输出(I／O)在计算机和工业应用中一直扮演着关键角色。在早期的并行I／O总线中，接口的数据对齐问题影响着与外部设备的有效通信。然而，随着处理器速度的增加，I／O成为了限制系统级性能的瓶颈，提高I／O的性能对于提高系统性能来说非常关键。在目前的高速通信系统中，原本用于光纤通信的串行通信技术SerDes(串行器／解串器)由于能够符合多种高速通信协议标准以及使用的灵活性，成为了高速通信系统的关键技术。基于SerDes技术的高速串行接口正在成为通用的I／O接口标准，它采用高速差分信号传输，屏蔽了传输路径中的干扰噪声，不仅提高传输速度，还可以提高信号传输质量。

对于IC之间的通信时序模型，在传输速率小于100MHz时，采用系统同步结构；随着速率的增加，时钟在发送端和接收端之间的偏移可能会超过一个周期(例如线上的延时)，为了补偿这个时钟偏移，设计者采用源同步结构；但是在速率超过1GHz时，并行数据间的偏移大大影响了传输速率的进一步提升，人们开始采用自同步结构——在发送端将时钟信号嵌入进传输数据流，在接收端，通过CDR(时钟数据恢复)电路来从传输数据中恢复出时钟，并用此来接收数据。

随着数据率不断增加，信号质量将受到影响，使得波形的退化，有可能引起数据的误识别，也就是误码。对于高速串行IO接口电路，由于系统中的噪声、一些随机过程、周期过程、数据相关效应及通道的色散效应等的影响，接收端接收端的数据并非理想的，而是理想信号和传输过程中的影响的叠加。抖动是引起误码，使高速IO接口电路失效的重要因素，可分为RJ(随机抖动)和DJ(确定抖动)。接收端的CDR电路能否从叠加有抖动信号的数据流中恢复出时钟信号，并采样到正确的数据，是高速串行IO接口一个重要的性能指标，这也就需要对接收端进行抖动容限测试。

抖动容限测试包含两个方面：在一定BER(误码率)水平下抖动容限是否满足Spec规定，以及接收端对抖动的容忍能力。前者在要求的误码率水平下，测试被测电路的抖动容限是否大于Spec中规定的阈值；后者测试接收端电路能够容忍的最大抖动值。抖动容限测试需要在输入端注入可控频率和大小的抖动信号，检测被测系统的输出信号的BER是否满足要求。抖动容限测试所面临的两大问题是：①大部分的总线标准都需要在BER≤10^-12下进行抖动容限测试，则设备至少要发送10¹³个比特的数据，而且抖动容限测试需要对多个频率进行测试，这都会使测试时间很长；②抖动容限测试需要产生不同种类的抖动并混合，而产生可控的接近真实比例的抖动成分比较复杂。

抖动容限的测试包括验证测试和量产测试，台式仪器一般用于验证测试，在进行抖动容限测试时，一般采用特定的仪器产生数据流及不同种类的抖动，Cai和Wemer利用FM(频率调制)源注入PJ(周期抖动)，随机噪声发生器注入RJ，较长的光缆或PCB板注入DDJ(数据相关性抖动)等，这些抖动信号共同用于抖动容限测试，但是这种测试方法比较复杂，而且难以精确的混合及表征这些抖动成分；安捷伦公司在2013年推出的J-BERT N4903B仪器使用经过校准的内置抖动源，可以快速的对接收端进行精确的抖动容限测试。

ATE(自动测试仪器)一般用于量产测试，使用ATE进行抖动容限测试时，通常需要在测试板上或在电路内部加入一些电路用于注入或表征抖动。从90年代末，国外公司和大学对高速电路测试领域开始了广泛的研究并取得一定的成果，Fan和Zilic使用ATE注入PJ，根据Q值和BER的线性关系，使用外推的方法减少测试时间；Laquai和Cai提出一种基于无源滤波器注入DDJ的方法，只在负载板上占用很小的面积，但是这种方法不能灵活地提供多种抖动；Sunter和Roy通过测量影响抖动容限的参数来测试，但是这种方法需要在负载板上安置ULTRA模块，占用面积并使设计变得复杂；Hafed和Watkins通过调制发送端PLL(锁相环)模块的输入产生有抖动的信号，这种方法不会产生不必要的抖动，但是这种方法能够注入的抖动频率受PLL的带宽限制；Keezer使用ATE通过动态改变相位来调制时钟信号，并注入抖动，消除了PLL带宽限制。